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公开(公告)号：KR100681944B1
公开(公告)日：2007-02-12
申请号：KR1020050108840
申请日：2005-11-15
Applicant: 학교법인 포항공과대학교 , 포항공과대학교 산학협력단
Inventor： 심재윤
Abstract: A segmented group inversion encoding method for parallel data transmission is provided to minimize a switching noise in single ended parallel data transmission by performing inversion encoding of the group. A segmented group inversion encoding method for parallel data transmission includes the steps of: initializing all flag bits to a specific value when the k number of data groups transmitted from a transmission terminal to a receiving terminal are included, and one data group of the transmitted data groups includes data bit and the other groups of the transmitted data groups include the data bit and the flag bit; outputting original data of the one data group having the data bit only through corresponding pins without encoding; and if the data group includes first to k-th groups, and the one data group having the data bit only is the k-th group, performing inversion encoding of the i-th group according to a number difference of zero and one of the i-th group, and a number difference of total zero and one of the encoded i+1th to k-1th groups and k-th group.
Abstract translation: 提供了用于并行数据传输的分段组反转编码方法，以通过执行该组的反转编码来最小化单端并行数据传输中的开关噪声。 用于并行数据传输的分段组反转编码方法包括以下步骤：当包括从发送终端发送到接收终端的k个数据组时，将所有标志位初始化为特定值，并且发送数据的一个数据组 组包括数据比特，并且其他组的发送数据组包括数据比特和标志比特; 仅通过相应引脚输出具有数据比特的一个数据组的原始数据而不进行编码; 并且如果数据组包括第一组到第k组，并且具有仅数据比特的一个数据组是第k组，则根据零和第一组中的一个的数量差对第i组执行反转编码 第i组，以及编码的第i + 1至第k-1组和第k组中的总零和一个之间的数量差。
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公开(公告)号：KR101885256B1
公开(公告)日：2018-08-03
申请号：KR1020160170157
申请日：2016-12-14
Applicant: 포항공과대학교 산학협력단
Abstract: 본발명은저전력밴드갭기준전압및 기준전류발생회로를구현함에있어서, 리키지전류(leakage current)를이용하여절대온도가증가함에따라선형증가하는전압들을출력하고, 이전압들중 하나의기울기만을조정하여, 밴드갭기준전압및 기준전류를동시에발생할수 있도록한 기술에관한것이다. 이를위해트랜지스터가오프된상태에서흐르는리키지전류를이용하여절대온도에비례하는전압들을생성하고, 인위적인오프셋를가지는저전력증폭기를이용하여, 상기전압들중 하나를변형하여기준전류생성이가능케함으로써, 면적과소모전력을모두줄일수 있는효과가있다.
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公开(公告)号：KR101875464B1
公开(公告)日：2018-07-06
申请号：KR1020160115637
申请日：2016-09-08
Applicant: 포항공과대학교 산학협력단
IPC: G01R19/25 , G01R19/257 , G01R15/00
Abstract: 본발명은 1차델타시그마모듈레이션을이용하여아날로그입력전류의값을디지털값으로변환하는기술에관한것이다. 이러한본 발명은연산증폭기와같은정밀한아날로그소자를사용하지않고바이어스전류생성회로를제외한다른부분에서정적전류가소모되는것을방지하여저전력모드로동작하는것이가능하도록하고, 델타시그마모듈레이션의노이즈쉐이핑을이용하여넓은동적범위를갖도록하는것을특징으로한다.
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公开(公告)号：KR1020160069538A
公开(公告)日：2016-06-17
申请号：KR1020140174654
申请日：2014-12-08
Applicant: 에스케이하이닉스 주식회사 , 포항공과대학교 산학협력단
IPC: G11C11/4076 , G11C11/4063 , G11C11/56 , G11C7/22 , G11C8/18
CPC classification number: G11C11/4076 , G11C7/22 , G11C8/18 , G11C11/4063 , G11C11/56
Abstract: 본발명은시간/디지털변환기내 단위지연부의설계가용이하고, 복수의출력클럭을샘플링하여평균함으로써출력클럭의거친위상을고정할수 있고, 복수의출력클럭중 일부를선택하고, 선택된일부출력클럭의위상에근거하여출력클럭의미세위상을고정할수 있는분수형완전디지털위상고정루프를포함하는반도체장치를제공한다. 본원의제1 발명에따른분수형완전디지털위상고정루프는, 디지털제어오실레이터로부터출력되는서로다른위상을가진복수의아날로그출력클럭의위상을각각디지털적으로평균하여거친위상값을출력하는거친위상고정수단; 상기복수의아날로그출력클럭중 일부를이용하여미세위상값을출력하는미세위상고정수단; 및상기거친위상값과상기미세위상값을가산하여아날로그출력클럭의실제위상값을출력하는위상합산수단을포함한다.
Abstract translation: 本发明涉及包括分数全数字锁相环的半导体装置，其中半导体装置能够容易地设计时间/数字转换器内的单位延迟单元，通过采样来锁定输出时钟的粗略相位 并且平均多个输出时钟，并且选择所述多个输出时钟的一部分，基于所述多个输出时钟的选定部分的相位来锁定输出时钟的微相。 根据本发明的实施例的分数全数字锁相环包括：粗相位锁定装置，用于通过数字地平均具有彼此相位不同的多个模拟输出时钟中的每一个输出粗略相位值，并从 数字控制振荡器; 微时钟锁定装置，用于通过使用所述多个模拟输出时钟的一部分来输出微时钟值; 以及相位增加装置，用于通过将粗略相位值和微相位值相加来输出多个模拟输出时钟的实际相位值。
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公开(公告)号：KR101596674B1
公开(公告)日：2016-02-24
申请号：KR1020140049498
申请日：2014-04-24
Applicant: 포항공과대학교 산학협력단
Abstract: 본발명은클래스 AB 증폭장치에관한것으로, 필요에따라출력단에전류를흘려증폭된출력을만들거나전류의흐름을막아낮은전력으로동작할수 있도록전류차를이용한클래스 AB 증폭장치, 공통모드전류억제회로를이용하여보다낮은전력으로동작하게함으로서, 전류감산부를이용하여입력에변화가있을때에만출력에충분한양의전류를흘려주고, 변화가없을때에는전류의흐름을막아저전력을추구하는전자회로설계를할 수있는전류차를이용한클래스 AB 증폭장치및 방법을공급할수 있는장점이있다.
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Patent Agency Ranking
公开(公告)号：KR1020150129219A
公开(公告)日：2015-11-19
申请号：KR1020140055456
申请日：2014-05-09
Applicant: 포항공과대학교 산학협력단
IPC: H03F3/45
Abstract: 본발명은클래스 AB 증폭장치에관한것으로, 필요에따라출력단에전류를흘려증폭된출력을만들거나전류의흐름을막아낮은전력으로동작할수 있도록저항의변화를이용한클래스 AB 증폭장치에슬루증폭하는가변저항(slew-boosting variable resistor)을이용하여저전력설계에따른증폭기속도감소를해결하는저항의변화를이용한클래스 AB 증폭장치에관한것으로서, 저항의변화를이용하여인가에전류의변화가있을때에만출력에충분한양의전류를빠르게흘려주고, 변화가없을때에는전류의흐름을막아저전력을추구하는전자회로설계를할 수있는장점이있다.
Abstract translation: 本发明涉及使用电阻变化的AB类放大装置，其通过使用在AB类放大装置中使用电阻变化进行转换放大的转换升压可变电阻器来防止由于低功率设计而导致的放大器速度的降低 通过使电流根据需要在输出端流动而进行放大输出，并通过阻止电流流动以低功率运行。 AB类放大装置使得足够量的电流仅在电流通过使用电阻变化而在应用中改变时快速流过输出，并且当电流不改变时阻止电流流动，从而能够设计低电平电路 功率。
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公开(公告)号：KR1020150123411A
公开(公告)日：2015-11-04
申请号：KR1020140049498
申请日：2014-04-24
Applicant: 포항공과대학교 산학협력단
Abstract: 본발명은클래스 AB 증폭장치에관한것으로, 필요에따라출력단에전류를흘려증폭된출력을만들거나전류의흐름을막아낮은전력으로동작할수 있도록전류차를이용한클래스 AB 증폭장치, 공통모드전류억제회로를이용하여보다낮은전력으로동작하게함으로서, 전류감산부를이용하여입력에변화가있을때에만출력에충분한양의전류를흘려주고, 변화가없을때에는전류의흐름을막아저전력을추구하는전자회로설계를할 수있는전류차를이용한클래스 AB 증폭장치및 방법을공급할수 있는장점이있다.
Abstract translation: AB类放大器装置技术领域本发明涉及一种AB类放大器装置，更具体地说，涉及一种使用电流差的AB类放大器装置，其能够通过在需要或以低功率运行的输出端子中产生电流而进行放大输出 通过阻塞电流的流动。 本发明提供了使用电流差的AB类放大器装置和方法，能够通过在输入不改变时阻止电流的流动来设计具有低功率的电子电路，并且在输出中使足够量的电流流动 只有通过使用共模电流抑制电路以低功率运行的电流衰减单元来改变输入时。
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公开(公告)号：KR1020150007728A
公开(公告)日：2015-01-21
申请号：KR1020130082118
申请日：2013-07-12
Applicant: 에스케이하이닉스 주식회사 , 포항공과대학교 산학협력단
IPC: G11C11/4063 , G11C7/22 , H03L7/06
CPC classification number: G11C11/4076 , G11C7/222 , G11C2207/2272 , H03L7/06
Abstract: 본 발명은 빠른 고정을 달성할 수 있는 완전 디지털 위상 고정 루프 회로를 포함하는 반도체 장치를 제공한다.
본원의 제1 발명에 따른 ADPLL 회로는, 외부로부터 기준 클럭을 입력받아 상기 기준 클럭의 주파수보다 높은 주파수로 발진하는 발진 주파수를 가진 출력 클럭을 생성하고, 상기 출력 클럭의 위상을 고정하는 완전 디지털 위상 고정 루프 회로에 있어서, 첫번째 기준 클럭 동안, 상기 기준 클럭으로부터 생성되는 제1 분주 클럭의 위상과 상기 기준 클럭보다 소정 시간 만큼 지연된 지연 기준 클럭의 위상을 비교하고, 상기 첫번째 기준 클럭에 연속하는 두번째 기준 클럭 동안, 상기 출력 클럭의 주파수를 증감하여 갱신하는 거친 주파수 고정 수단; 및 상기 거친 주파수 고정 수단이 거친 주파수 고정 동작을 종료하면, 상기 기준 클럭을 입력받기 시작하고, 상기 기준 클럭에 대하여 미세 주파수 고정을 수행하여 출력 클럭을 출력하는 미세 주파수 고정 수단을 포함하고, 상기 미세 주파수 고정 수단이 미세 주파수 고정 동작을 종료하면, 상기 기준 클럭과 상기 제1 분주 클럭 간의 위상차를 유지한다.Abstract translation: 本发明提供一种包括全数字锁相环的半导体装置，其可实现快速锁定。 根据本发明的第一方面，ADPLL电路在全数字锁相环电路中包括粗频锁定单元和精频锁定单元，其从外部接收参考时钟，产生振荡频率振荡的输出时钟 比参考时钟的频率高的频率，并且固定输出时钟的相位。 粗频率锁定单元对于第一参考时钟将从基准时钟生成的第一分频时钟的相位与延迟参考时钟的相位延迟预定时间，比较第一参考时钟，并且增加和更新频率 用于在第一参考时钟之后的第二参考时钟的输出时钟。 当粗频锁定单元退出粗频锁定操作时，精频锁定单元开始接收基准时钟，并对参考时钟进行精细频率锁定以输出输出时钟。 当精细频率锁定单元退出精细频率锁定操作时，保持参考时钟和第一分频时钟之间的相位差。
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公开(公告)号：KR101467547B1
公开(公告)日：2014-12-01
申请号：KR1020130103808
申请日：2013-08-30
Applicant: 포항공과대학교 산학협력단
IPC: H03L7/18
CPC classification number: H03L7/1974 , G04F10/005 , H03L7/083 , H03L7/095 , H03L7/0992 , H03L7/0995 , H03L7/1976 , H03L7/23 , H03L2207/50 , H03M3/39
Abstract: 본 발명은 주파수 신시사이저 회로를 주파수 신시사이저 회로부와 주입 고정식 위상고정루프 회로부로 분리하여 구현하고, 이들을 통해 주파수 신시사이저 고정동작과 주입 고정동작을 순차적으로 수행하여 빠른 주파수 및 위상 고정을 구현할 수 있도록 한 기술에 관한 것이다..
이러한 본 발명은, 외부로부터 공급되는 제1기준클럭신호와 소수점정보에 따른 주파수 및 위상 고정 동작을 수행하여 그에 따른 리셋신호와 제2기준클럭신호를 출력하는 주파수 신시사이저; 및 상기 주파수 신시사이저가 주파수 고정될 때 입력되는 상기 리셋신호에 의해 리셋되어 주파수 고정 동작을 시작한 후, 상기 제2기준클럭신호를 기준 클럭으로 입력하여 목표로 하는 정수배의 주파수로 체배하여 그에 따른 출력클럭신호를 출력하는 주입 고정식 위상고정 루프;를 포함하는 것을 특징으로 한다.Abstract translation: 本发明涉及一种将频率合成器电路分为频率合成器电路单元和注入锁定锁相环电路的技术，并且通过顺序地进行频率合成器锁定操作和注入锁定操作来实现快速的频率和相位锁定。 一种注入锁定数字频率合成器电路包括：频率合成器，通过根据从外部接收的第一参考时钟信号和点号信息执行频率和相位锁定操作来输出复位信号和第二参考时钟信号; 以及当频率合成器锁定频率以开始频率锁定操作时根据复位信号输入的注入锁定锁相环复位，将第二参考时钟信号划分为期望的整数倍的频率作为参考时钟，以输出对应的 输出时钟信号。
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60.发明公开아날로그 디지털 변환기의 커패시터 부정합 효과를 줄이기 위한 커패시터 분할 및 교환을 통한 디지털 배경 보정 장치 및 방법. 有权数字背景通过分流和转换电容器进行校准，以减少模拟数字转换器电容器误差的影响。
公开(公告)号：KR1020140104651A
公开(公告)日：2014-08-29
申请号：KR1020130018365
申请日：2013-02-21
Applicant: 포항공과대학교 산학협력단
CPC classification number: H03M1/0609 , H03M1/002 , H03M1/0682 , H03M1/1061 , H03M1/468
Abstract: The present invention relates to an analog-to-digital converter (ADC), and more specifically, to a high-quality ADC which is used to correct the differences caused by capacitor mismatches in a digital-to-analog converter (DAC). An apparatus and a method provided by the present invention correct the errors caused by the capacitor mismatches by using a digital background calibration apparatus and a method thereof and by using a low-power sequential approximation register architecture (SAR) to implement high definition. Accordingly, the present invention can implement a low-cost and high-definition ADC.
Abstract translation: 本发明涉及一种模拟 - 数字转换器（ADC），更具体地说，涉及一种用于校正由数模转换器（DAC）中的电容器失配引起的差异的高质量ADC。 本发明提供的装置和方法通过使用数字背景校准装置及其方法和通过使用低功率顺序近似寄存器架构（SAR）来实现高清晰度来校正由电容器失配引起的误差。 因此，本发明可以实现低成本和高清晰度的ADC。
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