Abstract:
A variable length pair converting circuit for JPEG algorithm is capable of encoding process and decoding process by a single circuit. The variable length pair converting circuit for JPEG algorithm for encoding and decoding a variable length pair in a variable length code module complying with the regulation of JPEG (Joint Photographics Experts Group) includes a first barrel shifter(1) for controlling an effective bit number of an input data in response to a control signal provided from the variable length code module, a second barrel shifter(2) having one input terminal connected to an output terminal of the first barrel shifter and the other input terminal to receive data provided from the variable length code module, for controlling a code length of the data inputted through one of the two input terminals in response to a control signal provided from the variable length code module, a code detector(3) for determining a code of an amplitude from the output data of the second barrel shifter in decoding; an absolute value-compliment converting circuit(4) for converting the amplitude coded in a form of compliment of 1 provided from the second barrel shifter in decoding, and converting the amplitude of the absolute value inputted in an RLD (Run Length Code) form to a complimentary form of 1; a first bit inverse arrangement circuit(5) for arranging the amplitude of the RLC inputted from the variable length code module in a inverse order in encoding and providing it to the absolute value-complement converting circuit; and a second bit inverse arrangement circuit(5a) for rearranging the output data from the second barrel shifter in a inverse order.
Abstract:
The inverse quantization circuit for image restoration including a two's multiple extending unit(10) and a sign discriminating unit(20), comprises: a 3-bit booth multiplier(70) for obtaining the multiplication of 2A+Sign(A) and Q; and a booth encoder application circuit(60) receiving the outputs(SN, SP) supplied from the sign discriminating unit(20) and a second least bit(b2) of n + 1 bit 2's complement B=(2A), for applying the outputs b0=(SN) OR (SP), b"2=(b2)EXOR(SR), and the least bit(b1)of B to a booth encoder(71) of a first stage of the booth multiplier(70) and for applying the output b'2 =(b2) AND(inversed SN) and the fourth and third least bits(b4, b3) to a booth encoder(72) of a second stage of the booth multiplier(70) .
Abstract:
본 발명은 정수 화소 단위의 블럭 움직임을 예측할 때 요구되는 방대한 계산량을 효과적으로 절감하는 동시에 만족할 만한 성능을 제공하는 부분 표본화 방식과 교대적 패턴블럭을 이용한 전역 검색 방법에 관한 것으로, 기준영상(이하 RP라 칭함)의 후보검색지역(CRS) 및 현재영상(이하 CP라 칭함)의 화소들에 소정의 라벨을 부여하는 제1단계와, 상기 제1단계 수행 후, CRS에서 소정의 후보위치를 선택하여 모든 후보위치에 대해 같은 라벨을 갖는 화소의 모임인 패턴블럭과의 유사성을 판단하여 저장하는 제2단계와, 상기 제2단계 수행 후, 모든 후보움직임벡터에 대해 현 후보위치에서 패턴블럭과 유사성을 계산하여 좋은 유사성의 후보위치를 저장하고 움직임벡터를 출력하는 제3단계를 포함하는 것을 특징으로 하는 움직임 예측 성능은 종래의 전역 검색 방법과 유사하지만 상대적으로 적은 화소를 이용해 후보 움직임벡터를 계산하므로 계산량이 상당히 줄어드는 효과가 있다.
Abstract:
본 발명은 신호처리 시스템에 사용되는 RAC(ROM and Accumulaotr in Cascade)의 회로에 관한 것이다. 본 발명은 신호처리 시스템에 사용되는 RAC의 회로에 있어서, 외부의 어드레스를 받아 대응하는 데이타를 각각 출력하는 두개의 RAM(21a,21b)과, 상기 두개의 ROM(21a,21b)에서 출력되는 데이타를 가산하는 제1덧셈기(22a)와, 상기 덧셈기(22a)의 출력값을 저장하는 제1레지스터(24)와, 상기 레지스터(24)의 출력값과 앞서 출력된 값을 가산하는 제2덧셈기(22b)와, 상기 제2덧셈기(22b)의 출력을 저장하되 이 저장값을 상기 제2덧셈기 (22b)로 제공된 상기 앞서 출력된 값으로 출력하는 제2레지스터(23)를 포함하는 것을 특징으로 하는 것이다.
Abstract:
The circuit needs the two input addresses of 4 ROMs when 8 point real time forward/reverse direction DCT (Discrete Cosine Transform) forms. The circuit includes the 1st RAC (ROM and Accumulator in Cascade) which processes DCT process in the 2n-2 input-ouput terminals, the 2nd RAC which has the 2n-1 input-ouput terminals, the path transfer means which transfers the information transfer path, and has the 2×1 multiplexer, the 1st selection means which has the 2n-2 2×1 multiplexers, and the 2nd selection means which has the 2n-1 2×1 multiplexers.