公开(公告)号：KR100119900B1

公开(公告)日：1997-10-29

申请号：KR1019940007852

申请日：1994-04-14

Applicant: 한국전자통신연구원

Inventor： 김기현 ,  민병기 ,  박치항 ,  박광규 ,  최병태

IPC: G06T9/00

Abstract: A variable length pair converting circuit for JPEG algorithm is capable of encoding process and decoding process by a single circuit. The variable length pair converting circuit for JPEG algorithm for encoding and decoding a variable length pair in a variable length code module complying with the regulation of JPEG (Joint Photographics Experts Group) includes a first barrel shifter(1) for controlling an effective bit number of an input data in response to a control signal provided from the variable length code module, a second barrel shifter(2) having one input terminal connected to an output terminal of the first barrel shifter and the other input terminal to receive data provided from the variable length code module, for controlling a code length of the data inputted through one of the two input terminals in response to a control signal provided from the variable length code module, a code detector(3) for determining a code of an amplitude from the output data of the second barrel shifter in decoding; an absolute value-compliment converting circuit(4) for converting the amplitude coded in a form of compliment of 1 provided from the second barrel shifter in decoding, and converting the amplitude of the absolute value inputted in an RLD (Run Length Code) form to a complimentary form of 1; a first bit inverse arrangement circuit(5) for arranging the amplitude of the RLC inputted from the variable length code module in a inverse order in encoding and providing it to the absolute value-complement converting circuit; and a second bit inverse arrangement circuit(5a) for rearranging the output data from the second barrel shifter in a inverse order.

Abstract translation: 用于JPEG算法的可变长度对转换电路能够通过单个电路对处理和解码处理进行编码。 用于编码和解码符合JPEG（联合图像专家组）规定的可变长度代码模块中的可变长度对的用于JPEG算法的可变长度对转换电路包括：第一桶形移位器（1），用于控制有效位数 响应于从可变长度码模块提供的控制信号的输入数据，具有连接到第一桶形移位器的输出端的一个输入端的第二桶形移位器（2）和用于接收从该变量提供的数据的另一个输入端 长度代码模块，用于响应于从可变长度代码模块提供的控制信号，控制通过两个输入端之一输入的数据的代码长度;代码检测器，用于从输出端确定幅度的代码 在解码中第二桶形移位器的数据; 一个绝对值补偿转换电路（4），用于在解码时将从第二桶形移位器提供的以1的补码形式编码的幅度转换，并将在RLD（运行长度码）形式中输入的绝对值的振幅转换为 1的免费形式 第一位逆位置电路（5），用于在编码中以相反的顺序排列从可变长度代码模块输入的RLC的幅度，并将其提供给绝对值互补转换电路; 以及用于以相反的顺序重新排列来自第二桶形移位器的输出数据的第二位反相布置电路（5a）。

公开(公告)号：KR100119276B1

公开(公告)日：1997-09-30

申请号：KR1019930027866

申请日：1993-12-15

Applicant: 한국전자통신연구원

Inventor： 민병기 ,  김기현 ,  최장식 ,  손중길

IPC: H04N19/42 ,  H04N19/124

Abstract: The inverse quantization circuit for image restoration including a two's multiple extending unit(10) and a sign discriminating unit(20), comprises: a 3-bit booth multiplier(70) for obtaining the multiplication of 2A+Sign(A) and Q; and a booth encoder application circuit(60) receiving the outputs(SN, SP) supplied from the sign discriminating unit(20) and a second least bit(b2) of n + 1 bit 2's complement B=(2A), for applying the outputs b0=(SN) OR (SP), b"2=(b2)EXOR(SR), and the least bit(b1)of B to a booth encoder(71) of a first stage of the booth multiplier(70) and for applying the output b'2 =(b2) AND(inversed SN) and the fourth and third least bits(b4, b3) to a booth encoder(72) of a second stage of the booth multiplier(70) .

Abstract translation: 包括二的多个扩展单元（10）和符号识别单元（20）的用于图像恢复的逆量化电路包括：用于获得2A + Sign（A）和Q的乘法的3位展位乘法器（70） 以及接收从符号识别单元（20）提供的输出（SN，SP）和n + 1位2的补码B =（2A）的第二最小比特（b2）的展位编码器应用电路（60），用于施加 将展位乘数（70）的第一阶段的展位编码器（71）的b0 =（SN）OR（SP），b“2 =（b2）EXOR（SR）和B的最小比特（b1） 并且将输出b'2 =（b2）AND（反相SN）和第四和第三最小比特（b4，b3）应用于展位乘数器（70）的第二级的展位编码器（72）。

公开(公告)号：KR1019960025199A

公开(公告)日：1996-07-20

申请号：KR1019940035743

申请日：1994-12-21

Applicant: 한국전자통신연구원

Inventor： 김양훈 ,  임종석 ,  민병기 ,  안치득 ,  김진웅

IPC: G06T11/00

Abstract: 본 발명은 정수 화소 단위의 블럭 움직임을 예측할 때 요구되는 방대한 계산량을 효과적으로 절감하는 동시에 만족할 만한 성능을 제공하는 부분 표본화 방식과 교대적 패턴블럭을 이용한 전역 검색 방법에 관한 것으로, 기준영상(이하 RP라 칭함)의 후보검색지역(CRS) 및 현재영상(이하 CP라 칭함)의 화소들에 소정의 라벨을 부여하는 제1단계와, 상기 제1단계 수행 후, CRS에서 소정의 후보위치를 선택하여 모든 후보위치에 대해 같은 라벨을 갖는 화소의 모임인 패턴블럭과의 유사성을 판단하여 저장하는 제2단계와, 상기 제2단계 수행 후, 모든 후보움직임벡터에 대해 현 후보위치에서 패턴블럭과 유사성을 계산하여 좋은 유사성의 후보위치를 저장하고 움직임벡터를 출력하는 제3단계를 포함하는 것을 특징으로 하는 움직임 예측 성능은 종래의 전역 검색 방법과 유사하지만 상대적으로 적은 화소를 이용해 후보 움직임벡터를 계산하므로 계산량이 상당히 줄어드는 효과가 있다.

公开(公告)号：KR1019950022168A

公开(公告)日：1995-07-28

申请号：KR1019930029347

申请日：1993-12-23

Applicant: 한국전자통신연구원

Inventor： 최장식 ,  김기철 ,  민병기 ,  김성식

IPC: H03M7/00

Abstract: 본 발명은 신호처리 시스템에 사용되는 RAC(ROM and Accumulaotr in Cascade)의 회로에 관한 것이다. 본 발명은 신호처리 시스템에 사용되는 RAC의 회로에 있어서, 외부의 어드레스를 받아 대응하는 데이타를 각각 출력하는 두개의 RAM(21a,21b)과, 상기 두개의 ROM(21a,21b)에서 출력되는 데이타를 가산하는 제1덧셈기(22a)와, 상기 덧셈기(22a)의 출력값을 저장하는 제1레지스터(24)와, 상기 레지스터(24)의 출력값과 앞서 출력된 값을 가산하는 제2덧셈기(22b)와, 상기 제2덧셈기(22b)의 출력을 저장하되 이 저장값을 상기 제2덧셈기 (22b)로 제공된 상기 앞서 출력된 값으로 출력하는 제2레지스터(23)를 포함하는 것을 특징으로 하는 것이다.

公开(公告)号：KR1019950000386B1

公开(公告)日：1995-01-16

申请号：KR1019920026634

申请日：1992-12-30

Applicant: 한국전자통신연구원

Inventor： 김기철 ,  민병기

IPC: G06F17/00

CPC classification number: G06F17/147

Abstract: The circuit needs the two input addresses of 4 ROMs when 8 point real time forward/reverse direction DCT (Discrete Cosine Transform) forms. The circuit includes the 1st RAC (ROM and Accumulator in Cascade) which processes DCT process in the 2n-2 input-ouput terminals, the 2nd RAC which has the 2n-1 input-ouput terminals, the path transfer means which transfers the information transfer path, and has the 2×1 multiplexer, the 1st selection means which has the 2n-2 2×1 multiplexers, and the 2nd selection means which has the 2n-1 2×1 multiplexers.

Abstract translation: 当8点实时正向/反向DCT（离散余弦变换）形成时，该电路需要4个ROM的两个输入地址。 该电路包括在2n-2输入输出端子中处理DCT处理的第一RAC（级联的ROM和累加器），具有2n-1个输入输出端子的第二RAC，传送信息传送的路径传送装置 并具有2×1多路复用器，具有2n-2×2×1复用器的第1选择单元和具有2n-1×2×1复用器的第2选择单元。