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公开(公告)号：KR100450746B1
公开(公告)日：2004-10-01
申请号：KR1020010079677
申请日：2001-12-15
Applicant: 한국전자통신연구원
IPC: H04N19/53
Abstract: An apparatus and a method for performing mixed motion estimation based on a hierarchical search are provided. In the method, motion vectors of previous image data are received. The median value of the motion vectors is obtained. Current image data is received. Motion of the current image data is compensated for based on the median value of the motion vectors. SAD values of the previous image data are received and the maximum value of the SAD values is obtained. The motion compensation result is compared with the maximum value of the SAD values. Motion estimation of the current image data is skipped and the motion compensation result is output if the motion compensation result is smaller than the maximum value of the SAD values. Motion estimation for the current image data is performed if the motion compensation result is greater than or equal to the maximum value of the SAD values, and the motion estimation result is output.
Abstract translation: 提供了用于基于分级搜索执行混合运动估计的设备和方法。 在该方法中，接收先前图像数据的运动矢量。 获得运动矢量的中值。 当前的图像数据被接收。 基于运动矢量的中值来补偿当前图像数据的运动。 接收先前图像数据的SAD值并获得SAD值的最大值。 将运动补偿结果与SAD值的最大值进行比较。 如果运动补偿结果小于SAD值的最大值，则跳过当前图像数据的运动估计并输出运动补偿结果。 如果运动补偿结果大于或等于SAD值的最大值，则执行当前图像数据的运动估计，并输出运动估计结果。
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公开(公告)号：KR1020040057001A
公开(公告)日：2004-07-01
申请号：KR1020020083752
申请日：2002-12-24
Applicant: 한국전자통신연구원
IPC: H04N19/42 , H04N19/625
CPC classification number: H04N19/426 , H04N19/625
Abstract: PURPOSE: A discrete cosine transformer is provided to reduce a circuit scale to decrease a silicon area and power consumption. CONSTITUTION: A transposition memory that is an important component of a discrete cosine transformer is eliminated such that the discrete cosine transformer is constructed of a simple control logic and small-scale hardware. The transposition memory is eliminated by making the position of input data be identical to the position of output data corresponding to the input data in the middle step of an operation of executing discrete cosine transform.
Abstract translation: 目的：提供离散余弦变压器，以减少电路规模，以减少硅面积和功耗。 构成：消除了作为离散余弦变压器的重要组成部分的转置存储器，使得离散余弦变换器由简单的控制逻辑和小尺寸硬件构成。 通过在执行离散余弦变换的操作的中间步骤中使输入数据的位置与对应于输入数据的输出数据的位置相同来消除转置存储器。
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公开(公告)号：KR1020030049469A
公开(公告)日：2003-06-25
申请号：KR1020010079677
申请日：2001-12-15
Applicant: 한국전자통신연구원
IPC: H04N19/53
Abstract: PURPOSE: A hierarchical search based mixed apparatus and a method for estimating motion are provided to reduce an amount of operation required for motion estimation without deteriorating the image quality. CONSTITUTION: A first memory(101) stores the current image data in a reference block form having a predetermined size. A second memory(102) stores the previous image data as a search area finding motion vectors. A motion estimation truncation unit(120) receives the motion vectors of the previous image and SAD(Sum of Absolute Different) values for compensating motion of the current image. A comparator(150) selects the minimum value among a plurality of estimation results for outputting the minimum value as a final motion estimation result. A multiplexer(140) selects the final motion estimation result or the compensation result for outputting the selected data to the motion estimation truncation unit. An address generator(160) generates an address related to the motion estimation and the motion compensation to the first and second memories. A control unit(170) controls operations of the motion estimation truncation unit and controls the address generating operation of the address generator.
Abstract translation: 目的：提供基于分层搜索的混合装置和用于估计运动的方法，以减少运动估计所需的操作量，而不会降低图像质量。 构成：第一存储器（101）以当前图像数据存储具有预定尺寸的参考块形式。 第二存储器（102）将先前的图像数据存储为查找运动矢量的搜索区域。 运动估计截断单元（120）接收前一图像的运动矢量和用于补偿当前图像的运动的SAD（绝对值之和）值。 比较器（150）选择用于输出最小值的多个估计结果中的最小值作为最终运动估计结果。 多路复用器（140）选择最终运动估计结果或用于将选择的数据输出到运动估计截断单元的补偿结果。 地址生成器（160）向第一和第二存储器生成与运动估计和运动补偿有关的地址。 控制单元（170）控制运动估计截断单元的操作，并控制地址生成器的地址生成操作。
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公开(公告)号：KR101867885B1
公开(公告)日：2018-07-23
申请号：KR1020170102495
申请日：2017-08-11
Applicant: 한국전자통신연구원
IPC: H04N19/573 , H04N19/533 , H04N19/56 , H04N19/61 , H04N19/59
Abstract: 움직임탐색시효율적인움직임벡터추출방법및 그장치가개시된다. 원영상에서탐색개시위치를결정하여나선형움직임탐색을수행하는단계및 P 픽처탐색시서브샘플링영상에서의탐색수행여부를판정하는단계를포함하는움직임벡터추출방법은서브샘플링영상을이용하면서나선형움직임탐색, 확장탬플릿의복수병용이라는방안을조합한새로운계층나선형움직임탐색방법인서브샘플링탐색에의한다수의움직임벡터후보검출에의해탐색정도(accuracy)를개선할수 있는효과가있다.
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公开(公告)号：KR101708905B1
公开(公告)日：2017-03-08
申请号：KR1020160151257
申请日：2016-11-14
Applicant: 한국전자통신연구원
IPC: H04N19/573 , H04N19/533 , H04N19/56 , H04N19/61 , H04N19/59
Abstract: 움직임탐색시효율적인움직임벡터추출방법및 그장치가개시된다. 원영상에서탐색개시위치를결정하여나선형움직임탐색을수행하는단계및 P 픽처탐색시서브샘플링영상에서의탐색수행여부를판정하는단계를포함하는움직임벡터추출방법은서브샘플링영상을이용하면서나선형움직임탐색, 확장탬플릿의복수병용이라는방안을조합한새로운계층나선형움직임탐색방법인서브샘플링탐색에의한다수의움직임벡터후보검출에의해탐색정도(accuracy)를개선할수 있는효과가있다.
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Patent Agency Ranking
公开(公告)号：KR1020150057799A
公开(公告)日：2015-05-28
申请号：KR1020130141597
申请日：2013-11-20
Applicant: 한국전자통신연구원
IPC: G06F12/08
CPC classification number: G06F12/0875 , G06F12/0831 , G06F12/0833
Abstract: 본발명은칩 내에서복수의프로세서가동일메모리로부터프로그램을읽을경우, 캐시메모리에의해발생하는명령어및 데이터의일치성을유지하는캐시제어장치및 방법에관한것이다. 본발명에따른캐시제어장치는명령어캐시에포함되고, 명령어캐시의라인별로변경, 배타, 공유, 무효상태중 적어도어느하나를저장하는 MESI 레지스터를포함하는코히런시제어부및 코히런시제어부와연결되어, 명령어캐시와타 캐시의브로드캐스트주소정보, 리드(read) 또는라이트(write)정보, 히트(hit) 또는미스(miss) 정보를송수신하는코히런시인터페이스부를포함한다. 또한, 본발명에따른캐시제어방법은태그메모리컨트롤러로부터명령어캐시의히트또는미스신호를수신하는히트/ 미스수신단계와, 수신한히트또는미스신호에기초하여코히런시인터페이스로브로드캐스트주소정보, 리드또는라이트정보, 히트또는미스정보를타 캐시로송신하는송신단계와, 코히런시인터페이스를통하여타 캐시의브로드캐스트주소정보, 리드또는라이트정보, 히트또는미스정보를수신하는수신단계및 수신한브로드캐스트주소정보, 리드또는라이트정보, 히트또는미스정보를분석하여명령어캐시의상태정보를변경하고, 리드스타트또는라이트스타트명령신호를전송하는상태변경및 스타트명령신호전송단계를포함한다.
Abstract translation: 本发明涉及一种用于控制高速缓存的装置和方法，从而保持多个处理器从相同存储器读取程序时由高速缓存存储器产生的命令和数据的一致性。 根据本发明，该装置包括：一个包含在命令高速缓存中并包括MESI寄存器的一致性控制单元，其通过命令高速缓冲存储器的行存储改变，排除，共享和无效之中的一个状态; 以及与相关性控制单元连接的一致性接口单元，其发送和接收广播地址信息，读取或写入信息，以及命中高速缓存和其他高速缓存的命中或未命中信息。 该方法包括：命中/未命中接收步骤，从标签存储器控制器接收命令高速缓存的命中或未命中信号; 基于所接收的命中或未命中信号，将广播地址信息，读取或写入信息以及命中或未命中信息发送到其他高速缓存的发送步骤; 通过一致性接口接收广播地址信息，读取或写入信息以及其他高速缓存的命中或未命中信息的接收步骤; 以及状态改变和开始命令信号发送步骤，用于分析接收到的广播地址信息，读取或写入信息，命中或未命中信息，改变命令高速缓存的状态信息，以及发送读取开始或写入开始命令 信号。
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公开(公告)号：KR1020150057798A
公开(公告)日：2015-05-28
申请号：KR1020130141596
申请日：2013-11-20
Applicant: 한국전자통신연구원
IPC: G06F12/08
CPC classification number: G06F12/0897 , G06F12/0862 , G06F2212/1021 , G06F2212/6022
Abstract: 본발명은미스페널티를줄일수 있는캐시제어장치및 방법에관한것이다. 본발명에따른캐시제어장치는메모리의데이터를저장하는제1 레벨캐시와, 제1 레벨캐시와연결되어, 데이터요청명령에대하여제1 레벨캐시가데이터호출을실패하는경우프로세서에의하여액세스되는제2 레벨캐시와, 제1 및제2 레벨캐시와연결되어, 제1 및제2 레벨캐시로부터코어로전달되는데이터를임시저장하는프리펫치버퍼및 제1 레벨캐시와연결되고, 제1 레벨캐시의어드레스정보및 데이터를수신하는라이트버퍼를포함한다. 또한, 본발명에따른캐시제어방법은데이터요청명령을수신하는단계와, 제1레벨캐시에대하여데이터요청명령에따라데이터를호출하는단계와, 제1 레벨캐시가상기데이터호출을실패하는경우, 데이터요청명령을포함하는라인에대한연속라인을읽는단계와, 캐시읽기동작시 제1 레벨캐시또는제2 레벨캐시로부터코어로전달되는데이터를프리펫치버퍼에임시저장하는단계및 캐시쓰기동작시 제1 레벨캐시의어드레스정보및 데이터를수신하는단계를포함한다.
Abstract translation: 本发明涉及一种用于控制高速缓存的装置和方法，从而可以减少错过罚款。 该装置包括：存储存储器的数据的第一级缓存; 第二级高速缓存，其与第一级高速缓存连接，并且如果第一级高速缓存未能呼叫数据则被处理器访问; 连接到第一级高速缓存和第二级高速缓冲存储器并将从第一级高速缓存和第二级高速缓存发送的数据临时存储到核心的预取缓冲器; 以及连接到第一级高速缓存并接收第一级高速缓存的地址信息和数据的光缓冲器。 该方法包括以下步骤：接收数据请求命令; 根据数据请求命令对第一高速缓存级别调用数据; 如果第一级缓存无法调用数据，则读取包含数据请求命令的行的连续行; 在高速缓存读取操作期间将从第一级高速缓存或第二级高速缓存发送的数据临时存储在预取缓冲器中; 以及在高速缓存写入操作期间接收第一级高速缓存的地址信息和数据。
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58.发明公开자동차용 시스템반도체의 다중 카메라 입력에 대한 버스 트래픽 분산 장치 및 이를 이용한 자동차용 시스템반도체 审中-实审用于保存多个摄像机视频的系统总线分配设备和使用该摄像机的车辆的系统半导体
公开(公告)号：KR1020140134210A
公开(公告)日：2014-11-21
申请号：KR1020130153710
申请日：2013-12-11
Applicant: 한국전자통신연구원
Inventor： 신경선
Abstract: 버스의 상태와 다수 카메라 입력 장치의 상태를 점검하여 각 카메라 입력 장치의 데이터 전송 시점 및 데이터량을 결정함으로써 트래픽이 집중되는 시점에서의 영상 데이터 손실을 막고, 시스템 전체의 버스의 성능을 높일 수 있는 장치 및 이를 이용한 자동차용 시스템반도체를 제시한다. 제시된 장치는 다수의 카메라 중에서 대응되는 카메라로부터의 데이터를 내부의 버퍼에 각각 저장하고 버퍼의 데이터 저장 상태를 각각 측정하고 입력받은 버스 사용 권한을 근거로 메모리에게로 데이터를 각각 전송하는 다수의 카메라 데이터 캐시, 버스 신호를 분석하여 다수의 카메라 데이터 캐시가 버스를 통해 데이터를 전송할 수 있도록 하는 신호를 출력하는 버스 모니터, 및 데이터를 전송할 수 있도록 하는 신호를 수신함에 따라 다수의 카메라 데이터 캐시의 버스 사용 순위를 결정하고 이를 근거로 다수의 카메라 데이터 캐시에게 버스 사용 권한을 부여하는 마스터 아비터를 포함한다.
Abstract translation: 公开了一种能够检查总线的状态和多个摄像机输入设备的状态以确定数据传输时间和为多个摄像机输入设备中的每一个发送的数据量的装置，从而防止图像数据丢失 流量集中的时间，提高系统总线的整体性能，以及使用该装置的汽车系统芯片（SoC）。 所公开的装置包括：多个相机数据高速缓存，其存储来自内部缓冲器中的相机中的相应摄像机的数据，测量缓冲器的数据存储状态，并且基于输入的使用总线的权限将数据发送到存储器; 分析总线信号的总线监视器，并且输出用于允许相机数据高速缓存经由总线发送数据的信号; 以及主仲裁器，其在接收到信号时确定相机数据高速缓存的总线的使用的优先级，并且基于确定的总线使用优先级提供将总线用于摄像机数据高速缓存的权利。
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公开(公告)号：KR101419378B1
公开(公告)日：2014-07-16
申请号：KR1020100116380
申请日：2010-11-22
Applicant: 한국전자통신연구원
IPC: H04N19/423
Abstract: 영상 처리를 위한 시스템을 제공한다. 영상 처리를 위한 시스템은 프레임 데이터를 저장하기 위한 프레임 메모리, 입력되는 데이터를 저장하고, 프레임 메모리부로 전달하기 위한 입력 비디오 버퍼, 복수의 매크로 블록을 저장하기 위한 매크로 블록 버퍼, 거친 움직임 예측을 위한 참조 프레임의 검색영역을 저장하기 위한 제1 서치윈도우 버퍼, 미세 움직임 예측을 위한 참조 프레임의 검색영역을 저장하기 위한 제2 서치윈도우 버퍼, 디블로킹 필터를 수행한 결과를 저장하기 위한 디블록드 매크로 블록 버퍼 및 입력 비디오 버퍼, 매크로 블록 버퍼, 제1 서치윈도우 버퍼, 제2 서치윈도우 버퍼, 디블록드 매크로 블록 버퍼 및 프레임 메모리에 대한 기입 및 독출을 수행하기 위한 프레임 메모리 컨트롤러를 포함한다.
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公开(公告)号：KR1020130101927A
公开(公告)日：2013-09-16
申请号：KR1020120023052
申请日：2012-03-06
Applicant: 한국전자통신연구원
Inventor： 신경선
CPC classification number: G06F11/27 , G06F11/2242 , G06F11/3648
Abstract: PURPOSE: A multi-core SoC having debugging function is provided to verify more complex function than the conventional single core SoC efficiently, and to remove overhead of a processor, and to shorten hardware integration verification time of each configuration circuit in a SoC design step, and to provide reliable debugging information through various approaching paths in a software development step. CONSTITUTION: More than one processor (320) comprises an on core debug (OCD) respectively. A bus matrix (330) performs bus connection between the processor and more than one peripheral device (340,350,360). A debug interface (310) comprises a processor debug interface (PDI) to communicate with the on core debug and a bus debug interface (BDI) to communicate with the bus matrix. [Reference numerals] (310) Debug interface; (320) Processor; (322) Core; (324) Cache memory; (330) Bus matrix; (340) Memory controller; (350) High speed external device; (360) Low speed external device; (AA) Multicore SoC
Abstract translation: 目的：提供具有调试功能的多核SoC，以有效地验证比传统单核SoC更复杂的功能，并消除处理器的开销，并缩短SoC设计步骤中每个配置电路的硬件集成验证时间， 并通过软件开发步骤中的各种逼近路径提供可靠的调试信息。 构成：多个处理器（320）分别包括一个核心调试（OCD）。 总线矩阵（330）在处理器和多于一个外围设备之间执行总线连接（340,350,360）。 调试接口（310）包括与核心调试器通信的处理器调试接口（PDI）和与总线矩阵通信的总线调试接口（BDI）。 （参考号）（310）调试接口; （320）处理器; （322）核心; （324）高速缓存; （330）总线矩阵 （340）内存控制器; （350）高速外部设备; （360）低速外部设备; （AA）多核SoC
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