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公开(公告)号：KR1020170102723A
公开(公告)日：2017-09-12
申请号：KR1020160025206
申请日：2016-03-02
Applicant: 한국전자통신연구원
CPC classification number: G06F11/1076 , G06F12/0804 , G06F12/0808 , G06F12/0864 , G06F12/0895 , G06F12/0897 , G06F2212/1032
Abstract: 본발명의실시예에따른캐시메모리장치의동작방법은외부장치로부터어드레스를수신하는단계, 상기캐시메모리에포함된복수의엔트리중 상기수신된어드레스의적어도일부와대응되는엔트리를읽는단계, 상기읽은엔트리에포함된부가정보에대한에러검출동작을수행하는단계, 상기에러검출결과및 상기부가정보를기반으로상기엔트리에대한복구동작을수행하는단계를포함한다. 상기엔트리는상기부가정보및 상기부가정보에대응되는캐시라인을포함하고, 상기부가정보는상기캐시라인에대응되는태그, 유효비트, 및더티비트를포함하는것을특징으로한다.
Abstract translation: 根据本发明实施例的操作高速缓存存储器设备的方法包括：从外部设备接收地址;读取对应于包含在高速缓存存储器中的多个条目中的至少一部分的条目; 对包含在条目中的附加信息执行错误检测操作，并且基于错误检测结果和附加信息对条目执行恢复操作。 条目包括对应于附加信息和附加信息的缓存行，并且附加信息包括对应于缓存行的标签，有效位和脏位。
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公开(公告)号：KR1020170092437A
公开(公告)日：2017-08-11
申请号：KR1020160087064
申请日：2016-07-08
Applicant: 한국전자통신연구원
Abstract: 본발명에따른반도체장치는복수의로직게이트들및 복수의로직게이트들사이를연결하는버퍼배선을포함하는로직회로, 로직회로의온도를검출하도록구성되는온도센서, 및로직회로의신호지연은기준신호지연이하로유지되고, 소비전력이감소되도록, 검출된온도를기반으로, 로직회로로제공되는구동전압을제어하도록구성되는전압제어기를포함하되, 복수의로직게이트들및 버퍼배선각각은온도가증가함에따라신호지연이감소한다.
Abstract translation: 根据本发明的半导体装置是一个逻辑电路，包括用于连接所述多个逻辑门和多个逻辑门，所述温度传感器的信号延迟的缓冲线，以及逻辑电路，配置为检测所述逻辑电路的温度是基于 信号仍然是一个延迟的下方，从而使功耗降低，基于检测到的温度，包括：被配置为控制提供给逻辑电路的驱动电压的电压控制器，多个逻辑门和缓冲管线的是温度 随着信号延迟增加，信号延迟减小。
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公开(公告)号：KR101695845B1
公开(公告)日：2017-01-12
申请号：KR1020120104316
申请日：2012-09-20
Applicant: 한국전자통신연구원
Inventor： 한진호
CPC classification number: G06F12/0815 , G06F12/0831
Abstract: 캐시일관성유지방법및 장치, 그리고이를이용하는멀티프로세서장치가개시된다. 본발명에따른멀티프로세서장치는, 메인메모리, 복수의프로세서, 각프로세서와연결되는복수의캐시메모리, 상기복수의캐시메모리및 상기메인메모리와연결되는메모리버스, 및상기복수의캐시메모리와연결되어캐시간일관성관련정보를전달하는코히어런시버스(coherency bus)를포함할수 있다. 따라서, 메모리와캐시간의통신구조를이용함에따라발생하는온칩통신구조에서대역폭부족현상을줄이고, 캐시간의일관성을위한통신을단순화할수 있다.
Abstract translation: 提供了一种用于维持高速缓存一致性的装置和方法，以及使用该方法的多处理器装置。 多处理器装置包括主存储器，多个处理器，连接到多个处理器中的每一个的多个高速缓存存储器，连接到多个高速缓存存储器和主存储器的存储器总线，以及一个一致性总线 其连接到多个高速缓冲存储器以在高速缓存之间传送相关性信息。 因此，在使用存储器和高速缓存之间的通信结构时发生的片上通信结构中可能会减少带宽短缺现象，并且可以简化高速缓存之间的一致性的通信。
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公开(公告)号：KR1020150117129A
公开(公告)日：2015-10-19
申请号：KR1020140042511
申请日：2014-04-09
Applicant: 한국전자통신연구원
IPC: G01R31/3183
CPC classification number: G06F11/2215
Abstract: 본발명은데이터를입력받아서출력하고, 노드(Node)를포함하는제1서브회로; 동일한상기데이터를입력받아서출력하고, 상기제1서브회로와동일하게구성된제1테스트회로; 상기제1테스트회로에에러를주입하는에러주입부; 제1서브회로의출력데이터와제1테스트회로의출력데이터를비교하는에러검출부; 상기비교결과를통계처리하여제1서브회로의입력노드에러확률을산출하는에러율산출부;를포함하는것을특징으로하는에러율산출장치를제공한다. 따라서본 발명은전체회로를직접시뮬레이션하는것에비하여에러확률을신속히구하여소요시간을단축하는효과가있다.
Abstract translation: 本发明提供了一种误差模拟装置，包括：第一子电路，输入数据并输出数据，并包括一个节点; 第一测试电路输入相同的数据并输出数据，并且被配置为与第一子电路相同; 误差注入部，其向第一测试电路注入误差; 误差检测部，其将所述第一子电路的输出数据与所述第一测试电路的输出数据进行比较; 以及错误率计算部，其通过比较结果的统计处理来计算输入节点错误率。 因此，本发明具有通过与直接模拟整个电路进行比较来快速计算误差率来缩短必要时间的效果。
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Patent Agency Ranking
公开(公告)号：KR1020150108148A
公开(公告)日：2015-09-25
申请号：KR1020140030971
申请日：2014-03-17
Applicant: 한국전자통신연구원 , 한양대학교 산학협력단
IPC: G06F12/08
Abstract: 캐시의 부분연관 재구성을 이용한 캐시 제어 장치 및 캐시 관리 방법을 개시한다. n-웨이(way) 세트 연관 캐시의 형태를 재구성 캐시 제어 장치에 있어서, 캐시에 포함된 세트들(sets) 중 집중적으로 사용되는 세트들로 구성된 집중 접근 영역을 모니터링 하는 모니터링부와 상기 집중 접근 영역에 해당되는 세트들의 수와 상기 캐시의 웨이(way) 수에 기초하여 상기 캐시를 부분적으로 재구성하는 재구성부 및 상기 집중 접근 영역에 매핑되는 메인 메모리의 어드레스 공간을 상기 캐시의 재구성된 부분으로 할당하는 할당부를 포함한다.
Abstract translation: 公开了一种使用高速缓存的部分关联重新配置的高速缓存控制装置和高速缓存管理方法。 高速缓存控制装置重新配置n路组关联高速缓存的形式，包括：监视单元，监视由包含在高速缓存中的集合中集中使用的集合构成的中央接入区; 重新配置单元，其基于与中央访问区域对应的集合的数量和高速缓存的路数来部分地重新配置高速缓存; 以及分配单元，其将映射在中央访问区域中的主存储器的地址空间分配给高速缓存的重新配置的部分。
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公开(公告)号：KR1020150001218A
公开(公告)日：2015-01-06
申请号：KR1020130074061
申请日：2013-06-26
Applicant: 한국전자통신연구원
CPC classification number: G06F1/3275 , G06F1/3206 , G06F12/0864 , G06F12/0895 , G06F2212/1028 , Y02D10/13 , Y02D10/14
Abstract: 프로세서의 동작 상태에 기반한 전력 제어를 통하여 캐시 메모리를 제어하는 장치 및 방법이 개시된다. 캐시 메모리 제어 방법은, 프로세서 코어에서 수행되는 알고리즘에 상응하여 프로세서 코어의 상태를 나타내는 프로세서 동작 모드를 추출하는 단계와, 프로세서 동작 모드에 따라 프로세서 코어와 연동하는 캐시를 제어하는 단계를 포함한다. 또한, 캐시 메모리 제어 방법을 수행하는 프로세서는, 프로세서 코어와, 프로세서 코어에서 수행되는 명령어를 저장하는 캐시와, 프로세서 코어에서 수행되는 알고리즘에 상응하여 결정되는 프로세서 코어의 상태를 나타내는 프로세서 동작 모드에 따라 캐시를 제어하는 캐시 제어부를 포함한다. 따라서, 프로세서 동작 모드에 기반하여 선택된 집합에 포함된 태그 메모리 및 선택된 웨이 메모리만을 활성화함으로써 캐시에서 소모되는 전력을 감소시킬 수 있다.
Abstract translation: 公开了一种通过基于处理器的操作状态的功率控制来控制高速缓冲存储器的装置及其方法。 用于控制高速缓冲存储器的方法包括：提取表示与在处理器核心中运行的算法相对应的处理器核心的状态的处理器操作模式的步骤; 以及根据处理器操作模式来控制与处理器核心链接的高速缓存的步骤。 此外，用于执行用于控制高速缓存存储器的方法的处理器包括：处理器核心; 存储在处理器核心中执行的命令的缓存; 以及高速缓存控制单元，其根据表示根据在处理器核心中运行的算法确定的处理器核心的状态的处理器操作模式来控制高速缓存。 因此，通过激活包括在基于处理器操作模式选择的组中的标签存储器和选择的方式存储器，可以降低高速缓存的功耗。
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公开(公告)号：KR1020140134371A
公开(公告)日：2014-11-24
申请号：KR1020130054079
申请日：2013-05-14
Applicant: 한국전자통신연구원
Inventor： 한진호
IPC: G06F11/28
CPC classification number: G06F11/0724 , G06F11/0721 , G06F11/0751
Abstract: 프로세서의 내부 유닛별 오류를 검출하고 정정할 수 있도록 하는 프로세서의 오류를 검출하는 장치 및 방법을 제시한다. 제시된 장치는 메모리에 접속된 다수의 프로세서 코어내의 각각의 페치 유닛의 오류를 검출하는 페치 오류 제어부, 메모리에 접속된 다수의 프로세서 코어내의 각각의 디코딩 유닛의 오류를 검출하는 디코딩 오류 제어부, 및 메모리에 접속된 다수의 프로세서 코어내의 각각의 실행 유닛의 오류를 검출하고 동일한 명령어를 다수의 프로세서 코어에서 실행시켜 오류를 발생한 프로세서 코어를 판별하여 이를 페치 오류 제어부 및 디코딩 오류 제어부에게로 알리는 실행 오류 제어부를 포함한다.
Abstract translation: 公开了一种用于检测处理器的故障的装置和方法，其能够检测和校正处理器的每个内部单元中的错误。 所公开的装置包括检测连接到存储器的多个处理器核的每个提取单元的故障的提取故障控制单元，检测连接到存储器的处理器核的每个解码单元的故障的解码故障控制单元 以及执行故障控制单元，其检测连接到存储器的处理器核心的每个执行单元的故障，在处理器核心中执行相同的指令，确定出现故障的处理器核心，并且提供所确定的 处理器到提取故障控制单元和解码故障控制单元。
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公开(公告)号：KR1020140038075A
公开(公告)日：2014-03-28
申请号：KR1020120104316
申请日：2012-09-20
Applicant: 한국전자통신연구원
Inventor： 한진호
CPC classification number: G06F12/0815 , G06F12/0831 , G06F13/1652 , G06F13/36 , G06F2212/621
Abstract: Disclosed are an apparatus and method for maintaining cache coherency and a multiprocessor apparatus using the same. The multiprocessor apparatus according to the present invention includes a main memory, a plurality of processors, a plurality of cache memories connected to each processor, a memory bus which is connected to the main memory and the cache memories, and a coherency bus which is connected to the cache memories and transmits coherency related information between caches. Thereby, an insufficient bandwidth phenomenon generated by using a communication structure between the memory and the cache is reduced in an on-chip communication structure and communication for coherency between the caches is simplified. [Reference numerals] (100,AA,CC) Processor core; (200,BB,DD) Cache; (300) Coherency bus arbiter; (310) Coherency bus; (400) Memory; (410) Memory bus
Abstract translation: 公开了一种用于维护高速缓存一致性的装置和方法以及使用该高速缓存一致性的多处理器装置。 根据本发明的多处理器装置包括主存储器，多个处理器，连接到每个处理器的多个高速缓冲存储器，连接到主存储器和高速缓存存储器的存储器总线以及连接的一致性总线 并且在高速缓存之间传送相关信息。 因此，在片上通信结构中减少了通过使用存储器和高速缓存之间的通信结构产生的带宽不足现象，并且简化了高速缓存之间的一致性的通信。 （100，AA，CC）处理器核心; （200，BB，DD）缓存; （300）一致性总线仲裁器; （310）一致性总线; （400）记忆; （410）内存总线
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公开(公告)号：KR100639985B1
公开(公告)日：2006-10-31
申请号：KR1020050013904
申请日：2005-02-19
Applicant: 한국전자통신연구원
Abstract: 온칩 네트워크 토폴로지 생성 장치 및 그 방법이 개시된다. 알고리즘 단계의 설계 사양이 구현된 레퍼런스 코드를 수행하여 IP 모듈간의 통신 요구량을 분석하고, IP 모듈들간의 통신 요구량을 기초로 IP 모듈들을 최하위 자식노드로 하는 이진트리를 생성한다. 그리고, 이진트리의 소정 중간노드와 연결된 하위 노드들과 소정 중간노드와의 병합 가능한 모든 경우 중에서 면적 및 통신지연시간을 기초로 정의된 비용함수의 값이 최소가 되는 병합을 선택하는 과정을 이진트리의 루트 노드까지 수행하여 트리를 재구성한다. 이로써, 면적 및 통신 지연 시간이 최소가 되는 온칩 네트워크 토폴로지를 생성할 수 있다.
온칩 네트워크 토폴로지, IP 모듈, 통신 요구량, 이진 트리
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