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公开(公告)号：KR1019980037621A
公开(公告)日：1998-08-05
申请号：KR1019960056399
申请日：1996-11-22
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 메시지 전달 컴퓨터 시스템 및 패킷 상호 연결망에 관한 것으로, 송신 메시지에 대한 전송 응답의 처리를 효과적으로 수행하기 위해 메시지 송신 인터페이스에 전송 응답 처리 제어기를 형성하여 별도의 프로세서를 사용하지 않고 하드웨어적으로 직접 제어함으로써 전송 응답의 처리를 신속하게 수행할 수 있는 전송 처리 응답 처리 제어기 및 그 제어 방법이 제시된다.
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公开(公告)号：KR100131848B1
公开(公告)日：1998-04-24
申请号：KR1019940025176
申请日：1994-09-30
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 펜티움 칩 세트(펜티움 프로세서, I82496 캐쉬 콘트롤러, I82491 캐쉬 램)을 사용하는 멀티프로세서 시스템에서 버스(1)로 진행된 자신의 사이클이 취소되지 않는다는 확정허가를 받았을 때부터(BGT_= 0), 자신의 사이클이 끝날 때까지(SWEND_=0) 버스 스누핑을 금지시키고(BGT_ON=1), 또한 한개의 버스 스누핑이 내부 칩세트에 허가요청을 한 때부터(SNP_WANT=1) 이에 대한 서비스가 개시된 후(SNPCYC_=0) 서비스가 모두 끝날 때까지(SNPBSY_=1) 버스 스누핑을 금지시키므로써(SNP_ON=1), 캐쉬 일치성의 유지를 보장한다.
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53.发明授权
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公开(公告)号：KR1019970012188A
公开(公告)日：1997-03-29
申请号：KR1019950024211
申请日：1995-08-05
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 다중 프로세서 시스템에서의 사이클 제어장치에 관한 것으로서, 종래기술의 다중 프로세서 시스템은 각 주처리 장치내의 캐쉬 데이타가 일관성 있게 유지되지 않고, 또한 프로세서에 의한 메모리 버스의 빈번한 접근이 발생되는 문제점이 있었기 때문에 버스를 점유하는 마스터가 여러개의 수행 가능한 장치들의 수행능력을 제한시키는 병목현상을 버스에서 발생시켰다.
따라서, 본 발명은 다중 프로세서 시스템에서 펜티움(Pentium)의 명령어 수행에 따른 메모리 사이클 진행을 수행하고, 펜디드 프로토콜 버스를 사용하는 다중 프로세서 시스템에서의 캐쉬들간의 상태에 대한 일관성을 유지하도록 지원하는 사이클 제어장치를 제공함으로써 프로세서에 의한 메모리 버스의 빈번한 접근을 줄일 수 있어 버스에서의 병목현상을 방지 할 수가 있다.-
Patent Agency Ranking55.发明授权안정적인 버스 중재정보 구동을 위한 상태 할당방법(State assignment for stable drive of bus arbirtation information) 失效稳定总线仲裁信息的状态分配方法（稳定总线仲裁信息的状态分配）
公开(公告)号：KR1019970002399B1
公开(公告)日：1997-03-05
申请号：KR1019940012743
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: The processor interface circuit(2) offers the interface between processor(1) and multiprocessor interrupt demander(3). The interrupt bus interface(4) offers the interface between interrupt bus(5) and a multiprocessor interrupt demander(3), and it arbitrates the right of use for interrupt bus(5) by using the arbitration to receive from the multiprocessor interrupt demander(3).
Abstract translation: 处理器接口电路（2）提供处理器（1）和多处理器中断请求器（3）之间的接口。 中断总线接口（4）提供了中断总线（5）和多处理器中断请求器（3）之间的接口，并且通过使用仲裁从多处理器中断请求器接收来仲裁中断总线（5）的使用权（ 3）。
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57.发明公开
公开(公告)号：KR1019960001994A
公开(公告)日：1996-01-26
申请号：KR1019940012743
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: 본 발명은 다중프로세서 컴퓨터시스템에서 프로세서간 인터럼트를 전송하는 기능을 다중프로세서 인터럽트 요청기에서 안정적인 버스중재 정보, 구동을 위한 상태할당 방법에 관한 것으로서, 프로세서간 인터럽트의 전송을 위하여 인터럽트, 버스의 사용권을 얻는 중재과정에서 인터럽트 버스중재 정보를 글리치(glitch)없이 안정적으로 구동하기 위하여 다섯 단계의 중재고정을 나타내는 각 상태 사이에서 천이가 일어 나는 전후 상태의 코드가 오직 한 비트만 다르게 상태를 할당하는 방법을 재공한다.
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