公开(公告)号：KR100260518B1

公开(公告)日：2000-07-01

申请号：KR1019970048564

申请日：1997-09-24

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  신상석 ,  윤석한

IPC: G06F13/00

Abstract: PURPOSE: An apparatus and a method for controlling a non-maskable interrupt signal are provided to transfer an urgent external event to a processor quickly and effectively, by including a processor interface unit, a control circuit and an interrupt control register, a to enable the interrupt signal to be driven and withdrawn, by using the data stored in the register. CONSTITUTION: An NMIC(Non-Maskable Interrupt Controller)(102) is connected to a processor(101) via a processor bus(106) and an NMI signal(107). Three external signals of an urgent interrupt signal(103), a reset signal(104) and a clock signal(105) are inputted into the NMIC(102). The NMIC(102) transfers the urgent event applied from outside, to the processor(101) via the NMI signal(107). The NMIC(102) includes a processor interface circuit(108), a control circuit(109), an interrupt control register(110) and an internal bus(111). The processor interface circuit(108) provides a register read path between the processor(101) and the NMIC(102) via the processor bus(106). The interface circuit(108) and the register(110) are connected to each other via the internal bus(111). The circuit(109) controls all internal resources and connection signals of the NMIC(102).

Abstract translation: 目的：提供一种用于控制不可屏蔽中断信号的装置和方法，通过包括处理器接口单元，控制电路和中断控制寄存器来快速有效地将紧急外部事件传送到处理器，以使能 通过使用存储在寄存器中的数据来驱动和撤销中断信号。 构成：NMIC（不可屏蔽中断控制器）（102）经由处理器总线（106）和NMI信号（107）连接到处理器（101）。 将紧急中断信号（103），复位信号（104）和时钟信号（105）的三个外部信号输入到NMIC（102）。 NMIC（102）经由NMI信号（107）将从外部施加的紧急事件传送到处理器（101）。 NMIC（102）包括处理器接口电路（108），控制电路（109），中断控制寄存器（110）和内部总线（111）。 处理器接口电路（108）经由处理器总线（106）在处理器（101）和NMIC（102）之间提供寄存器读取路径。 接口电路（108）和寄存器（110）经由内部总线（111）彼此连接。 电路（109）控制NMIC（102）的所有内部资源和连接信号。

公开(公告)号：KR1020000032983A

公开(公告)日：2000-06-15

申请号：KR1019980049623

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  한우종 ,  윤석한

IPC: H04L12/58

Abstract: PURPOSE: The structure of a packet for multi cast transmission in layer crossbar interconnection network and the method thereof are provided to reduce whole transmission delay time by proceeding the transaction by one multi cast transmission and to improve the system performance by efficiently using the interconnection network. CONSTITUTION: A packet(201) consists of a head part(202) and a data part(203). The head part (202) is divided into tags(204a-204d), multi cast support flits(205a-205d) and a control information flit(206). The data part(203) is composed of a plurality of data flits(207a-207p) by the unit of a flit having a magnitude of n byte. The packet(201) is generated in a transmitting node inside of a cluster and transmitted to a receiving node via a layer crossbar interconnection network. The transmitting node appoints a packet class field PC(208), a multi cast information field MC(209), an emergency transmission field E(210), a broadcast information field B(211), and an address field Dtag(212), and transmits them to the layer crossbar interconnection network.

Abstract translation: 目的：提供层交叉网络中的多播传输分组的结构及其方法，通过一个多播传输进行事务来减少整个传输延迟时间，并通过有效利用互连网络提高系统性能。 构成：分组（201）由头部（202）和数据部分（203）组成。 头部（202）被分成标签（204a-204d），多播支持模式（205a-205d）和控制信息窗口（206）。 数据部分（203）由具有大小为n字节的飞行单元的多个数据流（207a-207p）组成。 在群集内的发送节点中生成分组（201），经由层交叉网络将其发送到接收节点。 发送节点指定分组类别字段PC（208），多播信息字段MC（209），紧急发送字段E（210），广播信息字段B（211）和地址字段Dtag（212） 并将它们发送到层交叉网络互连网络。

公开(公告)号：KR1020000032809A

公开(公告)日：2000-06-15

申请号：KR1019980049406

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  윤석한

IPC: G06F9/46

Abstract: PURPOSE: An interrupt acknowledge controller and control methods for single signal interrupt processor is disclosed to quick and efficiently provide vector to the processor and to control interrupt acknowledge with interrupt acknowledge controller. CONSTITUTION: An interrupt acknowledge controller and the control methods for single signal interrupt processor is initiated with interrupt register bit reading 0(s301). The interrupt acknowledge controller checks if the local bus displays INTA signal of 1(s302). If not 1 repeat (s302), if 1 check whether IAC's ITYPE signal value is 3(s303). If 3, set TIV field's value through local bus' DATA signal, local bus' DONE signal to 1 and processed IACK signal of IAC as 1(s304) and go to (s310). If ITYPE's value is not 3, check if it is 2(s305). If 2, set DATA signal's SLIV field value, local bus' DONE signal as 1, IACK signal as 1, go to step 310(s306). If ITYPE value is not 2 in (s305), check if ITYPE signal is 1(s307). If 1, set IPIV field value of local bus' data signal and DONE signal as 1, IACK signal as 1, go to step 310(s308). If ITYPE signal value is not 1 in (s307), set local bus' DONE signal as 1, IACK signal as 1, and in (s310), check if INTA signal is 0(s309). If not 0 repeat (s310), and if 0 deassert local bus' DATA signal set local bus' DONE signal as 0, IACK signal as 0 and repeat from step 302(s311).

Abstract translation: 目的：公开一种用于单信号中断处理器的中断确认控制器和控制方法，以快速有效地向处理器提供向量，并通过中断确认控制器控制中断确认。 构成：中断确认控制器和单信号中断处理器的控制方式由中断寄存器位读为0（s301）启动。 中断确认控制器检查本地总线是否显示INTA信号为1（s302）。 如果不是1重复（s302），如果1检查IAC的ITYPE信号值是否为3（s303）。 如果3，通过本地总线“DATA”信号，本地总线“DONE”信号设置为1，并将IAC的IACK信号处理为1（s304）并转到（s310），设置TIV字段的值。 如果ITYPE的值不是3，请检查是否为2（s305）。 如果2，设置DATA信号的SLIV字段值，局部总线'DONE信号为1，IACK信号为1，转到步骤310（s306）。 如果（s305）中ITYPE值不为2，请检查ITYPE信号是否为1（s307）。 如果1，将本地总线'数据信号和DONE信号的IPIV字段值设置为1，将IACK信号设置为1，转到步骤310（s308）。 如果（s307）中ITYPE信号值不为1，则将本地总线'DONE信号设为1，IACK信号为1，在（s310）中，检查INTA信号是否为0（s309）。 如果不是0重复（s310），并且如果0将本地总线'DATA信号设置为本地总线'DONE信号为0，则IACK信号为0并从步骤302（s311）重复）。

公开(公告)号：KR1020000030955A

公开(公告)日：2000-06-05

申请号：KR1019980044348

申请日：1998-10-22

Applicant: 한국전자통신연구원

Inventor： 박경 ,  최성훈 ,  한우종 ,  윤석한

IPC: G06F15/76

Abstract: PURPOSE: A single chip multi-processing microprocessor having exclusive synchronization register file is provided to improve the performance of the system using the single chip multi-processing microprocessor by preventing busy-retry generated in the internal bus and external matching. CONSTITUTION: A microprocessor has a plurality of instruction level parallelism(ILP) processor, an internal bus(30) for connecting the ILP processors(10), and an exclusive synchronization register file(20) having multiple ports for performing the synchronization instruction by simultaneously accessing to the ILP processor. Since the exclusive synchronization register file stores locking variables temporarily, the address conversion and memory access possibly generated while performing the general synchronization instruction by performing a synchronization instruction for a locking variable.

Abstract translation: 目的：提供具有独占同步寄存器文件的单芯片多处理微处理器，通过防止内部总线产生的繁忙重试和外部匹配来提高使用单芯片多处理微处理器的系统性能。 构成：微处理器具有多个指令级并行（ILP）处理器，用于连接ILP处理器（10）的内部总线（30）和具有用于同时执行同步指令的多个端口的排他同步寄存器文件（20） 访问ILP处理器。 由于独占同步寄存器文件临时存储锁定变量，所以通过执行锁定变量的同步指令来执行通用同步指令时可能产生地址转换和存储器访问。

公开(公告)号：KR1019990047333A

公开(公告)日：1999-07-05

申请号：KR1019970065690

申请日：1997-12-03

Applicant: 한국전자통신연구원

Inventor： 박경 ,  한우종

IPC: H04L29/06

Abstract: 본 발명은 상호 연결망에서 점대점 연결 프로토콜 및 제어 방법에 관한 것으로, 특히 점대점 연결로 구성된 상호 연결망을 사용하는 병렬 컴퓨터에서 전용 진단 연결망이나 점대점 연결간의 부가적인 신호선 없이 노드의 분리 및 결합의 자동 인식을 지원하는 점대점 연결 프로토콜 및 제어방법에 관한 것이다.
일반적으로 병렬컴퓨터의 상호연결망에서는 시스템의 고가용도를 보장하기 위하여 무정지 상태에서 점대점 연결의 분리 및 결합을 지원한다. 이를 위하여 노드 또는 연결매체의 분리 여부를 감시 및 판단할 수 있도록 진단 전용 연결망을 별도로 구성하여 운영하거나, 점대점 연결간에 분리 및 결합을 표시하는 특수한 신호선을 정의하여 사용하고 있다. 하지만 상기의 경우에는 하드웨어 구성에 있어 추가적인 비용이 소요되는 단점이 있다. 본 발명은 병렬컴퓨터용 상호연결망 구성에 있어 하드웨어 구현 비용을 낮추고 진단 전용망이나 점대점 연결간의 특정 신호 사용 없이 점대점 연결의 분리 및 결합을 인식하는 프로토콜 및 그 제어 방법을 제공한다.

公开(公告)号：KR100205062B1

公开(公告)日：1999-06-15

申请号：KR1019960043443

申请日：1996-10-01

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  박경 ,  한우종 ,  임기욱

IPC: G06F15/16

CPC classification number: H04L49/1576 ,  H04L45/00 ,  H04L45/583 ,  H04L49/101 ,  H04L49/256 ,  H04L49/30 ,  H04L49/45

Abstract: 본 발명은 병렬처리 컴퓨터의 상호연결망을 구성하는 라우팅 스위치에 관련된 것으로서, 그 목적은 계층구조의 뛰어난 확장성과 바이트 슬라이스 개념을 통해 데이터 폭에 대한 뛰어난 확정성을 제공하는 데에 있다. 그 특징은 소정개수의 입력제어수단에서는 각각 하나씩의 입력포트들과 각 입력 데이터에 대한 조작들을 제어하고, 경로제어수단에서는 데이터 전송요구에 따른 해당 데이터를 해당 출력제어수단에 출력하고, 소정개수의 출력제어수단예서는 각각 하나씩의 출력포트들을 제어하여 출력 데이터를 출력 포트로 출력한다. 본 발명은 라우팅 스위치의 재설계나 재제작의 필요없이 라우팅 스위치의 단순한 추가로 뛰어난 데이터 확장성을 제공할 수 있다는 데에 그 효과가 있다.

公开(公告)号：KR1019990016055A

公开(公告)日：1999-03-05

申请号：KR1019970038477

申请日：1997-08-12

Applicant: 한국전자통신연구원

Inventor： 한우종 ,  박경 ,  윤석한

IPC: G06F15/16

Abstract: 본 발명은 다수의 주프로세서 및 보조 프로세서를 갖는 프로세서의 구조 및 보조 프로세서 공유 방법에 관한 것으로, 보조 프로세서 명령 수행시 예외 상황이 발생한 경우에는 대피 레지스터 화일을 이용하여 주프로세서가 보조 프로세서 명령을 입력할 때 레지스터 화일 상태를 보존하고 이후에 보조 프로세서로부터 예외 상황 발생 통보가 오면 보존된 상태로 되돌리는 방법을 사용하였다. 또한 상대적으로 작고 주프로세서가 빈번하게 사용되는 일차 캐시 사용에 따라 캐시 효율이 저하되는 문제점을 해결하기 위하여 일차 캐시 바이패스 기능을 제안하고, 주프로세서가 보조 프로세서로 명령어를 전송할 경우 수행 속도가 저하되는 문제점을 해결하기 위하여 별도의 레지스터 화일을 제공하여 프로세서의 병렬성을 높이고 효율성을 향상시킬 수 있는 다수의 주프로세서 및 보조 프로세서를 갖는 프로세서의 구조 및 보조 프로세서 공유 방법이 제시된다.

公开(公告)号：KR100152397B1

公开(公告)日：1998-11-02

申请号：KR1019950024219

申请日：1995-08-05

Applicant: 한국전자통신연구원

Inventor： 박경 ,  한종석 ,  심원세 ,  한우종

IPC: H04L7/00

Abstract: 본 발명은 독립 동기 방식에 의해서 동기되는 시스템에서 수신되는 데이타를 수신단의 지역 클록으로 파이프라인 처리가 이루어질 수 있도록 한 근원지 동기 전송 방식 데이타 수신 장치에 관한 것이다.
이러한 본 발명은 송신단에서 출력되는 데이타와 패킷 동기 신호를 수신되는 플릿 동기 신호에 래치시키는 래치부와, 래치부에서 출력되는 패킷 동기 신호와 수신되는 플릿 동기 신호에 따라 쓰기 제어 신호를 발생하는 쓰기 제어기와, 래치부에서 출력되는 패킷 동기 신호와 수신단 클록을 동기화시키는 동기화기와, 동기화기에서 출력되는 신호와 듀얼 포트 기억 소자의 상태 신호에 따라 수신단의 동작 클록을 기준으로 하는 읽기 시작점 선택 신호를 출력하여 파이프라인 처리가 가능토록 하는 읽기 시점 선택부와, 읽기 시점 선택부에서 출력되는 신호에 따라 읽기 제어 신호를 발생하는 읽기 제어기와, 쓰기 제어기의 출력 신호에 의해 상기 래치부에서 출력되는 데이타를 기록하고 읽기 제어기에서 출력되는 신호에 의해 기록된 데이타를 판독하� � 출력하는 듀얼 포트 기억 소자로 이루어진다.

公开(公告)号：KR100119905B1

公开(公告)日：1997-10-29

申请号：KR1019930029351

申请日：1993-12-23

Applicant: 한국전자통신연구원

Inventor： 박남진 ,  한우종 ,  윤석한 ,  박경

IPC: G06F15/16

Abstract: A method for controlling multi-stage input que used at a multi processor system memory is disclosed. The system comprises an interface(8) receiving an address bus information and a data bus information; a checking unit(8) for determining the input address and the input data are normal or not; an input que controller(10) for controlling the input of the information according to the output from the checking unit(8); and a memory system(5,6,7) for determining the access between a DRAM controller(14) and a DRAM array(15) by using a multi address que(11) and a multi-data que(12).

Abstract translation: 公开了一种用于控制在多处理器系统存储器处使用的多级输入端口的方法。 该系统包括接收地址总线信息和数据总线信息的接口（8） 用于确定输入地址和输入数据的检查单元（8）是否正常; 用于根据来自检查单元（8）的输出来控制信息的输入的输入排列控制器（10）; 以及用于通过使用多地址队列（11）和多数据队列（12）来确定DRAM控制器（14）和DRAM阵列（15）之间的访问的存储器系统（5,6,7）。

公开(公告)号：KR100119862B1

公开(公告)日：1997-08-08

申请号：KR1019940024347

申请日：1994-09-27

Applicant: 한국전자통신연구원

Inventor： 한우종 ,  박남진 ,  박경 ,  윤석한

IPC: G06F13/36