Abstract:
PURPOSE: An apparatus and a method for controlling a non-maskable interrupt signal are provided to transfer an urgent external event to a processor quickly and effectively, by including a processor interface unit, a control circuit and an interrupt control register, a to enable the interrupt signal to be driven and withdrawn, by using the data stored in the register. CONSTITUTION: An NMIC(Non-Maskable Interrupt Controller)(102) is connected to a processor(101) via a processor bus(106) and an NMI signal(107). Three external signals of an urgent interrupt signal(103), a reset signal(104) and a clock signal(105) are inputted into the NMIC(102). The NMIC(102) transfers the urgent event applied from outside, to the processor(101) via the NMI signal(107). The NMIC(102) includes a processor interface circuit(108), a control circuit(109), an interrupt control register(110) and an internal bus(111). The processor interface circuit(108) provides a register read path between the processor(101) and the NMIC(102) via the processor bus(106). The interface circuit(108) and the register(110) are connected to each other via the internal bus(111). The circuit(109) controls all internal resources and connection signals of the NMIC(102).
Abstract:
PURPOSE: The structure of a packet for multi cast transmission in layer crossbar interconnection network and the method thereof are provided to reduce whole transmission delay time by proceeding the transaction by one multi cast transmission and to improve the system performance by efficiently using the interconnection network. CONSTITUTION: A packet(201) consists of a head part(202) and a data part(203). The head part (202) is divided into tags(204a-204d), multi cast support flits(205a-205d) and a control information flit(206). The data part(203) is composed of a plurality of data flits(207a-207p) by the unit of a flit having a magnitude of n byte. The packet(201) is generated in a transmitting node inside of a cluster and transmitted to a receiving node via a layer crossbar interconnection network. The transmitting node appoints a packet class field PC(208), a multi cast information field MC(209), an emergency transmission field E(210), a broadcast information field B(211), and an address field Dtag(212), and transmits them to the layer crossbar interconnection network.
Abstract:
PURPOSE: An interrupt acknowledge controller and control methods for single signal interrupt processor is disclosed to quick and efficiently provide vector to the processor and to control interrupt acknowledge with interrupt acknowledge controller. CONSTITUTION: An interrupt acknowledge controller and the control methods for single signal interrupt processor is initiated with interrupt register bit reading 0(s301). The interrupt acknowledge controller checks if the local bus displays INTA signal of 1(s302). If not 1 repeat (s302), if 1 check whether IAC's ITYPE signal value is 3(s303). If 3, set TIV field's value through local bus' DATA signal, local bus' DONE signal to 1 and processed IACK signal of IAC as 1(s304) and go to (s310). If ITYPE's value is not 3, check if it is 2(s305). If 2, set DATA signal's SLIV field value, local bus' DONE signal as 1, IACK signal as 1, go to step 310(s306). If ITYPE value is not 2 in (s305), check if ITYPE signal is 1(s307). If 1, set IPIV field value of local bus' data signal and DONE signal as 1, IACK signal as 1, go to step 310(s308). If ITYPE signal value is not 1 in (s307), set local bus' DONE signal as 1, IACK signal as 1, and in (s310), check if INTA signal is 0(s309). If not 0 repeat (s310), and if 0 deassert local bus' DATA signal set local bus' DONE signal as 0, IACK signal as 0 and repeat from step 302(s311).
Abstract:
PURPOSE: A single chip multi-processing microprocessor having exclusive synchronization register file is provided to improve the performance of the system using the single chip multi-processing microprocessor by preventing busy-retry generated in the internal bus and external matching. CONSTITUTION: A microprocessor has a plurality of instruction level parallelism(ILP) processor, an internal bus(30) for connecting the ILP processors(10), and an exclusive synchronization register file(20) having multiple ports for performing the synchronization instruction by simultaneously accessing to the ILP processor. Since the exclusive synchronization register file stores locking variables temporarily, the address conversion and memory access possibly generated while performing the general synchronization instruction by performing a synchronization instruction for a locking variable.
Abstract:
본 발명은 상호 연결망에서 점대점 연결 프로토콜 및 제어 방법에 관한 것으로, 특히 점대점 연결로 구성된 상호 연결망을 사용하는 병렬 컴퓨터에서 전용 진단 연결망이나 점대점 연결간의 부가적인 신호선 없이 노드의 분리 및 결합의 자동 인식을 지원하는 점대점 연결 프로토콜 및 제어방법에 관한 것이다. 일반적으로 병렬컴퓨터의 상호연결망에서는 시스템의 고가용도를 보장하기 위하여 무정지 상태에서 점대점 연결의 분리 및 결합을 지원한다. 이를 위하여 노드 또는 연결매체의 분리 여부를 감시 및 판단할 수 있도록 진단 전용 연결망을 별도로 구성하여 운영하거나, 점대점 연결간에 분리 및 결합을 표시하는 특수한 신호선을 정의하여 사용하고 있다. 하지만 상기의 경우에는 하드웨어 구성에 있어 추가적인 비용이 소요되는 단점이 있다. 본 발명은 병렬컴퓨터용 상호연결망 구성에 있어 하드웨어 구현 비용을 낮추고 진단 전용망이나 점대점 연결간의 특정 신호 사용 없이 점대점 연결의 분리 및 결합을 인식하는 프로토콜 및 그 제어 방법을 제공한다.
Abstract:
본 발명은 병렬처리 컴퓨터의 상호연결망을 구성하는 라우팅 스위치에 관련된 것으로서, 그 목적은 계층구조의 뛰어난 확장성과 바이트 슬라이스 개념을 통해 데이터 폭에 대한 뛰어난 확정성을 제공하는 데에 있다. 그 특징은 소정개수의 입력제어수단에서는 각각 하나씩의 입력포트들과 각 입력 데이터에 대한 조작들을 제어하고, 경로제어수단에서는 데이터 전송요구에 따른 해당 데이터를 해당 출력제어수단에 출력하고, 소정개수의 출력제어수단예서는 각각 하나씩의 출력포트들을 제어하여 출력 데이터를 출력 포트로 출력한다. 본 발명은 라우팅 스위치의 재설계나 재제작의 필요없이 라우팅 스위치의 단순한 추가로 뛰어난 데이터 확장성을 제공할 수 있다는 데에 그 효과가 있다.
Abstract:
본 발명은 다수의 주프로세서 및 보조 프로세서를 갖는 프로세서의 구조 및 보조 프로세서 공유 방법에 관한 것으로, 보조 프로세서 명령 수행시 예외 상황이 발생한 경우에는 대피 레지스터 화일을 이용하여 주프로세서가 보조 프로세서 명령을 입력할 때 레지스터 화일 상태를 보존하고 이후에 보조 프로세서로부터 예외 상황 발생 통보가 오면 보존된 상태로 되돌리는 방법을 사용하였다. 또한 상대적으로 작고 주프로세서가 빈번하게 사용되는 일차 캐시 사용에 따라 캐시 효율이 저하되는 문제점을 해결하기 위하여 일차 캐시 바이패스 기능을 제안하고, 주프로세서가 보조 프로세서로 명령어를 전송할 경우 수행 속도가 저하되는 문제점을 해결하기 위하여 별도의 레지스터 화일을 제공하여 프로세서의 병렬성을 높이고 효율성을 향상시킬 수 있는 다수의 주프로세서 및 보조 프로세서를 갖는 프로세서의 구조 및 보조 프로세서 공유 방법이 제시된다.
Abstract:
본 발명은 독립 동기 방식에 의해서 동기되는 시스템에서 수신되는 데이타를 수신단의 지역 클록으로 파이프라인 처리가 이루어질 수 있도록 한 근원지 동기 전송 방식 데이타 수신 장치에 관한 것이다. 이러한 본 발명은 송신단에서 출력되는 데이타와 패킷 동기 신호를 수신되는 플릿 동기 신호에 래치시키는 래치부와, 래치부에서 출력되는 패킷 동기 신호와 수신되는 플릿 동기 신호에 따라 쓰기 제어 신호를 발생하는 쓰기 제어기와, 래치부에서 출력되는 패킷 동기 신호와 수신단 클록을 동기화시키는 동기화기와, 동기화기에서 출력되는 신호와 듀얼 포트 기억 소자의 상태 신호에 따라 수신단의 동작 클록을 기준으로 하는 읽기 시작점 선택 신호를 출력하여 파이프라인 처리가 가능토록 하는 읽기 시점 선택부와, 읽기 시점 선택부에서 출력되는 신호에 따라 읽기 제어 신호를 발생하는 읽기 제어기와, 쓰기 제어기의 출력 신호에 의해 상기 래치부에서 출력되는 데이타를 기록하고 읽기 제어기에서 출력되는 신호에 의해 기록된 데이타를 판독하� � 출력하는 듀얼 포트 기억 소자로 이루어진다.
Abstract:
A method for controlling multi-stage input que used at a multi processor system memory is disclosed. The system comprises an interface(8) receiving an address bus information and a data bus information; a checking unit(8) for determining the input address and the input data are normal or not; an input que controller(10) for controlling the input of the information according to the output from the checking unit(8); and a memory system(5,6,7) for determining the access between a DRAM controller(14) and a DRAM array(15) by using a multi address que(11) and a multi-data que(12).