公开(公告)号：HK1022970A1

公开(公告)日：2000-08-25

申请号：HK00101984

申请日：2000-03-31

Applicant: IBM

Inventor： ARIMILLI RAVI KUMAR ,  DODSON JOHN STEVEN ,  LEWIS JERRY DON

IPC: G06F12/08 ,  G06F

Abstract: A first data item is stored in a first cache (14a - 14n) in association with an address tag (40) indicating an address of the data item. A coherency indicator (42) in the first cache is set to a first state (82) that indicates that the first data item is valid. In response to another cache indicating an intent to store to the address indicated by the address tag while the coherency indicator is set to the first state, the coherency indicator is updated to a second state (90) that indicates that the address tag is valid and that the first data item is invalid. Thereafter, in response to detection of a remotely-sourced data transfer that is associated with the address indicated by the address tag and that includes a second data item, a determination is made, in response to a mode of operation of the first cache, whether or not to update the first cache. In response to a determination to make an update to the first cache, the first data item is replaced by storing the second data item in association with the address tag and the coherency indicator is updated to a third state (84) that indicates that the second data item is valid. In one embodiment, the operating modes of the first cache include a precise mode in which cache updates are always performed and an imprecise mode in which cache updates are selectively performed. The operating mode of the first cache may be set by either hardware or software.

公开(公告)号：SG74703A1

公开(公告)日：2000-08-22

申请号：SG1999000593

申请日：1999-02-13

Applicant: IBM

Inventor： ARIMILLI RAVI KUMAR ,  DODSON JOHN STEVEN ,  LEWIS JERRY DON

IPC: G06F12/08

Abstract: A cache and method of maintaining cache coherency in a data processing system are described. The data processing system includes a system memory, a plurality of processors, and a plurality of caches coupled to an interconnect. According to the method, a first data item is stored in a first of the caches in association with an address tag indicating an address of the first data item. A coherency indicator in the first cache is set to a first state that indicates that the address tag is valid and that the first data item is invalid. If, while the coherency indicator is set to the first state, the first cache detects a data transfer on the interconnect associated with the address indicated by the address tag, where the data transfer includes a second data item that is modified with respect to a corresponding data item in the system memory, the second data item is stored in the first cache in association with the address tag. In addition, the coherency indicator is updated to a second state indicating that the second data item is valid and that the first cache can supply the second data item in response to a request.

公开(公告)号：SG71192A1

公开(公告)日：2000-03-21

申请号：SG1999000590

申请日：1999-02-13

Applicant: IBM

Inventor： ARIMILLI RAVI KUMAR ,  DODSON JOHN STEVEN

IPC: G06F12/08

Abstract: A modified MESI cache coherency protocol is implemented within a level two (L2) cache accessible to a processor having bifurcated level one (L1) data and instruction caches. The modified MESI protocol includes two substates of the shared state, which denote the same coherency information as the shared state plus additional information regarding the contents/coherency of the subject cache entry. One substate, SIC0, indicates that the cache entry is assumed to contain instructions since the contents were retrieved from system memory as a result of an instruction fetch operation. The second substate, SIC1, indicates the same information plus that a snooped flush operation hit the subject cache entry while its coherency was in the first shared substate. Deallocation of a cache entry in the first substate of the shared coherency state within lower level (e.g., L3) caches does not result in the contents of the same cache entry in an L2 cache being invalidated. Once the first substate is entered, the coherency state does not transition to the invalid state unless an operation designed to invalidate instructions is received. Operations from a local processor which contravene the presumption that the contents comprise instructions may cause the coherency state to transition to an ordinary shared state. Since the contents of a cache entry in the two coherency substates are presumed to be instructions, not data, instructions within an L2 cache are not discarded as a result of snooped flushes, but are retained for possible reloads by a local processor.

公开(公告)号：DE112012004456B4

公开(公告)日：2019-01-03

申请号：DE112012004456

申请日：2012-10-04

Applicant: IBM

Inventor： BRITTAIN MARK ANDREW ,  DODSON JOHN STEVEN ,  GOODMAN BENJIMAN L ,  POWELL STEPHEN ,  STUECHELI JEFFREY A

IPC: G11C11/406 ,  G06F13/16

Abstract: Verfahren zum Durchführen von Auffrischungsoperationen auf einem Rank von Arbeitsspeichereinheiten, das Verfahren aufweisend:Ermitteln (42), als Reaktion auf einen Abschluss einer Arbeitsspeicheroperation (41), ob ein Auffrischungsrückstand-Zählwert größer als ein erster vorher festgelegter Wert ist;bei Feststellung, dass der Auffrischungsrückstand-Zählwert größer als der erste vorher festgelegte Wert ist, Durchführen (46) einer Auffrischungsoperation so schnell wie möglich;bei Feststellung, dass der Auffrischungsrückstand-Zählwert nicht größer als der erste vorher festgelegte Wert ist, Ermitteln (43), ob der Auffrischungsrückstand-Zählwert kleiner als ein zweiter vorher festgelegter Wert ist;bei Feststellung, dass der Auffrischungsrückstand-Zählwert nicht kleiner als der zweite vorher festgelegte Wert ist, Ermitteln (47), ob der Auffrischungsrückstand-Zählwert kleiner als ein dritter vorher festgelegter Wert ist und sich der Rank von Speichereinheiten in einem abgeschalteten Zustand befindet;bei Feststellung, dass der Auffrischungsrückstand-Zählwert kleiner als der dritte vorher festgelegte Wert ist und sich der Rank von Speichereinheiten in einem abgeschalteten Zustand befindet, Setzen (44) eines Leerlauf-Zählschwellwerts auf einen Maximalwert, damit eine Auffrischungsoperation nach einer maximalen Verzögerungszeit durchgeführt wird; undbei Feststellung, dass der Auffrischungsrückstand-Zählwert nicht kleiner als der dritte vorher festgelegte Wert ist oder sich der Rank von Speichereinheiten nicht in einem abgeschalteten Zustand befindet, Setzen (45) des Leerlauf-Zählschwellwerts beruhend auf der Steigung einer Leerlaufverzögerungsfunktion, damit eine Auffrischungsoperation entsprechend durchgeführt wird.

公开(公告)号：DE112012004456T5

公开(公告)日：2014-07-10

申请号：DE112012004456

申请日：2012-10-04

Applicant: IBM

Inventor： BRITTAIN MARK ANDREW ,  DODSON JOHN STEVEN ,  GOODMAN BENJIMAN L ,  POWELL STEPHEN ,  STUECHELI JEFFREY A

IPC: G11C11/406

Abstract: Es wird ein Verfahren zum Durchführen von Auffrischungsoperationen auf einem Rank von Arbeitsspeichereinheiten offenbart. Nach Abschluss einer Arbeitsspeicheroperation wird ermittelt, ob ein Auffrischungsrückstand-Zählwert kleiner als ein vorher festgelegter Wert ist und sich der Rank von Speichereinheiten in einem abgeschalteten Zustand befindet. Wenn der Auffrischungsrückstand-Zählwert kleiner als der vorher festgelegte Wert ist und sich der Rank von Speichereinheiten in einem abgeschalteten Zustand befindet, wird ein Leerlauf-Zählschwellwert auf einen Maximalwert gesetzt, damit eine Auffrischungsoperation nach einer maximalen Verzögerungszeit durchgeführt wird. Wenn der Auffrischungsrückstand-Zählwert nicht kleiner als der vorher festgelegte Wert ist oder sich der Rank von Speichereinheiten nicht in einem abgeschalteten Zustand befindet, wird der Leerlauf-Zählschwellwert beruhend auf der Steigung einer Leerlaufverzögerungsfunktion gesetzt, damit eine Auffrischungsoperation entsprechend durchgeführt wird.

公开(公告)号：DE69908440D1

公开(公告)日：2003-07-10

申请号：DE69908440

申请日：1999-02-15

Applicant: IBM

Inventor： ARIMILLI RAVI KUMAR ,  DODSON JOHN STEVEN ,  LEWIS JERRY DON

IPC: G06F12/08 ,  G06F12/0815

公开(公告)号：GB2325541B

公开(公告)日：2002-04-17

申请号：GB9806453

申请日：1998-03-27

Applicant: IBM

Inventor： ARIMILLI RAVI KUMAR ,  DODSON JOHN STEVEN ,  LEWIS JERRY DON ,  WILLIAMS DEREK EDWARD

IPC: G06F12/08

Abstract: Cache and architectural specific functions are layered within a controller, simplifying design requirements. Faster performance may be achieved and individual segments of the overall design may be individually tested and formally verified. Transition between memory consistency models is also facilitated. Different segments of the overall design may be implemented in distinct integrated circuits, allowing less expensive processes to be employed where suitable.

公开(公告)号：GB2325542B

公开(公告)日：2002-04-03

申请号：GB9806464

申请日：1998-03-27

Applicant: IBM

Inventor： ARIMILLI RAVI KUMAR ,  DODSON JOHN STEVEN ,  LEWIS JERRY DON ,  WILLIAMS DEREK EDWARD

IPC: G06F12/08

Abstract: Cache and architectural specific functions within a cache controller are layered and provided with generic interfaces, isolating the complexities of each and allowing the overall functionality to be further divided into distinct, largely autonomous functional units. Each functional unit handles a certain type of operation and may be easily replicated or removed from the design to provide a number of cache designs with varied price and performance.

公开(公告)号：GB2325540B

公开(公告)日：2002-03-13

申请号：GB9806451

申请日：1998-03-27

Applicant: IBM

Inventor： ARIMILLI RAVI KUMAR ,  DODSON JOHN STEVEN ,  LEWIS JERRY DON ,  WILLIAMS DEREK EDWARD

IPC: G06F12/08

公开(公告)号：DE69900611D1

公开(公告)日：2002-01-31

申请号：DE69900611

申请日：1999-02-15

Applicant: IBM

Inventor： ARIMILLI RAVI KUMAR ,  DODSON JOHN STEVEN ,  LEWIS JERRY DON

IPC: G06F12/08

Abstract: A first data item is stored in a first cache (14a - 14n) in association with an address tag (40) indicating an address of the data item. A coherency indicator (42) in the first cache is set to a first state (82) that indicates that the first data item is valid. In response to another cache indicating an intent to store to the address indicated by the address tag while the coherency indicator is set to the first state, the coherency indicator is updated to a second state (90) that indicates that the address tag is valid and that the first data item is invalid. Thereafter, in response to detection of a remotely-sourced data transfer that is associated with the address indicated by the address tag and that includes a second data item, a determination is made, in response to a mode of operation of the first cache, whether or not to update the first cache. In response to a determination to make an update to the first cache, the first data item is replaced by storing the second data item in association with the address tag and the coherency indicator is updated to a third state (84) that indicates that the second data item is valid. In one embodiment, the operating modes of the first cache include a precise mode in which cache updates are always performed and an imprecise mode in which cache updates are selectively performed. The operating mode of the first cache may be set by either hardware or software.