公开(公告)号：JP2006285992A

公开(公告)日：2006-10-19

申请号：JP2006089204

申请日：2006-03-28

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： GUTHRIE GUY L ,  SAWDEY AARON C ,  WILLIAM J STARK ,  STUECHELI JEFFREY A

IPC: G06F12/08

CPC classification number: G06F12/0811 ,  G06F12/0815 ,  G06F12/0831

Abstract: PROBLEM TO BE SOLVED: To provide a cache coherent data processing system. SOLUTION: When a master receives a memory access request, access to a first cache directory in an upper level cache of a cache hierarchy is carried out. In response to association of a target address with an effective address tag and an entry having a first ineffective coherency condition, a request designating the target address is instantly sent onto the mutual connection fabric. In response to association of the target address with the entry having a second ineffective coherency condition in the first cache directory, a request designating the target address is sent onto the mutual connection fabric after the coherency condition associated with the target address is decided in the second cache directory of the cache coherency lower level cache. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供高速缓存一致数据处理系统。 解决方案：当主机接收到存储器访问请求时，执行对高速缓存层次结构的高级缓存中的第一高速缓存目录的访问。 响应于目标地址与有效地址标签的关联和具有第一无效一致性条件的条目，指定目标地址的请求被立即发送到相互连接结构上。 响应于目标地址与具有第一高速缓存目录中的第二无效一致性条件的条目的关联，在与第二高速缓存目录中的目标地址相关联的一致性条件被确定之后，将指定目标地址的请求发送到相互连接结构上 高速缓存目录下的缓存一致性较低级缓存。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2007080266A

公开(公告)日：2007-03-29

申请号：JP2006243808

申请日：2006-09-08

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： FIELDS JAMES S JR ,  STARKE WILLIAM JOHN ,  STUECHELI JEFFREY A ,  GUY LYNN GUTHRIE ,  DALY GEORGE W JR

IPC: G06F12/08

CPC classification number: G06F12/0831 ,  G06F12/0811

Abstract: PROBLEM TO BE SOLVED: To provide a data processing method in a cache coherent data processing system. SOLUTION: A data processing system includes at least a first processing node including an I/O controller and a second processing node including a memory controller for a memory. The memory controller receives pipelined first and second DMA write operations targeting first and second addresses in order from the I/O controller. In response to the second DMA write operation, the status of a domain symbol relating to the second address is established, and an operation scope including the first processing node is indicated. In response to the memory controller receiving a data access request specifying the second adress and having a scope excluding the first processing node, on the basis of the status of the domain symbol relating to the second address, a data access request is forcibly issued again with the scope including the first processing node. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：在高速缓存一致性数据处理系统中提供数据处理方法。 解决方案：数据处理系统至少包括包括I / O控制器的第一处理节点和包括用于存储器的存储器控​​制器的第二处理节点。 存储器控制器从I / O控制器按顺序接收针对第一和第二地址的流水线的第一和第二DMA写操作。 响应于第二DMA写入操作，建立与第二地址有关的域符号的状态，并且指示包括第一处理节点的操作范围。 响应于存储器控制器接收到指定第二地址的数据访问请求并且具有排除第一处理节点的范围，基于与第二地址相关的域符号的状态，再次强制地发送数据访问请求， 范围包括第一个处理节点。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2007257631A

公开(公告)日：2007-10-04

申请号：JP2007062831

申请日：2007-03-13

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： GUTHRIE GUY L ,  DEREK E WILLIAMS ,  STARKE WILLIAM JOHN ,  STUECHELI JEFFREY A

IPC: G06F12/08

CPC classification number: G06F12/0831 ,  G06F2212/507

Abstract: PROBLEM TO BE SOLVED: To provide an improved cache coherent data processing system, cache system and method of data processing in a cache coherent data processing system. SOLUTION: A first data-invalid coherency state that indicates that an address tag is valid and that a storage location does not contain valid data is set. In response to snooping an exclusive access request specifying a target address matching the address tag and indicating a relative domain location of the requester that has initiated the exclusive access operation, an update is made to a second data-invalid coherency state that indicates that the address tag is valid, that the storage location does not contain valid data, and whether a target memory block associated with the address tag is cached within a first coherency domain upon successful completion of the exclusive access operation based upon the relative location of the requester. COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：提供一种改进的高速缓存一致数据处理系统，高速缓存一致数据处理系统中的缓存系统和数据处理方法。

解决方案：设置指示地址标签有效并且存储位置不包含有效数据的第一数据无效一致性状态。 响应于窥探专用访问请求，指定与地址标签匹配的目标地址并指示已经发起独占访问操作的请求者的相对域位置，对第二数据无效一致性状态进行更新，该第二数据无效一致性状态指示地址 标签有效，存储位置不包含有效数据，以及基于请求者的相对位置成功完成独占访问操作后，与地址标签相关联的目标存储器块是否被缓存在第一相干域内。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP2007193784A

公开(公告)日：2007-08-02

申请号：JP2006341782

申请日：2006-12-19

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： GUY LYNN GUTHRIE ,  STARKE WILLIAM JOHN ,  LEO J CLARK ,  STUECHELI JEFFREY A ,  DEREK EDWARD WILLIAMS

IPC: G06F12/08

CPC classification number: G06F12/0831

Abstract: PROBLEM TO BE SOLVED: To provide an improved cache matching data processing system, a cache system, and a data processing method in the cache matching data processing system. SOLUTION: This cache matching data processing system includes first and second matching domains at least. Inside a first cache memory inside the first matching domain of the data processing system, a memory block is held in a storage position associated with an address tag and a matching state field. It is determined whether a home system memory, to which an address related to a memory block is allocated, is inside the first matching domain or not. If the the home system memory is not inside the first matching domain, the matching state field is set to a matching state showing that the address tag is valid, the storage position includes no valid data, the first matching domain includes no home system memory, and the memory block is cached outside the first matching domain according to formation of the state. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：在缓存匹配数据处理系统中提供改进的高速缓存匹配数据处理系统，缓存系统和数据处理方法。 解决方案：该缓存匹配数据处理系统至少包括第一和第二匹配域。 在数据处理系统的第一匹配域内的第一高速缓冲存储器内部，存储器块被保持在与地址标签和匹配状态字段相关联的存储位置。 确定是否分配了与存储块相关的地址的归属系统存储器在第一匹配域内。 如果家庭系统存储器不在第一匹配域内，则匹配状态字段被设置为表示地址标签有效的匹配状态，存储位置不包括有效数据，第一匹配域不包括家庭系统存储器， 并且根据状态的形成，存储器块被缓存在第一匹配域外。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：GB2512804A

公开(公告)日：2014-10-08

申请号：GB201414384

申请日：2013-01-23

Applicant: IBM

Inventor： WILLIAMS DEREK EDWARD ,  GUTHRIE GUY LYNN ,  LE HIEN MINH ,  STUECHELI JEFFREY A

IPC: G06F12/08 ,  G06F15/167

Abstract: A multiprocessor data processing system includes a plurality of cache memories including a cache memory. In response to the cache memory detecting a storage-modifying operation specifying a same target address as that of a first read-type operation being processed by the cache memory, the cachememory provides a retry response to the storage-modifying operation. In response to completion of the read-type operation, the cache memory enters a referee mode. While in the referee mode, the cache memory temporarily dynamically increases priority of any storage-modifying operation targeting the target address in relation to any second read-type operation targeting the target address.

公开(公告)号：GB2511249A

公开(公告)日：2014-08-27

申请号：GB201410084

申请日：2012-10-04

Applicant: IBM

Inventor： BRITTAIN MARK ANDREW ,  DODSON JOHN STEVEN ,  GOODMAN BENJIMAN L ,  POWELL STEPHEN ,  STUECHELI JEFFREY A

IPC: G11C11/406 ,  G06F13/16

Abstract: A method for performing refresh operations on a rank of memory devices is disclosed. After the completion of a memory operation, a determination is made whether or not a refresh backlog count value is less than a predetermined value and the rank of memory devices is being powered down. If the refresh backlog count value is less than the predetermined value and the rank of memory devices is being powered down, an Idle Count threshold value is set to a maximum value such that a refresh operation will be performed after a maximum delay time. If the refresh backlog count value is not less than the predetermined value or the rank of memory devices is not in a powered down state, the Idle Count threshold value is set based on the slope of an Idle Delay Function such that a refresh operation will be performed accordingly.

公开(公告)号：DE112012004456B4

公开(公告)日：2019-01-03

申请号：DE112012004456

申请日：2012-10-04

Applicant: IBM

Inventor： BRITTAIN MARK ANDREW ,  DODSON JOHN STEVEN ,  GOODMAN BENJIMAN L ,  POWELL STEPHEN ,  STUECHELI JEFFREY A

IPC: G11C11/406 ,  G06F13/16

Abstract: Verfahren zum Durchführen von Auffrischungsoperationen auf einem Rank von Arbeitsspeichereinheiten, das Verfahren aufweisend:Ermitteln (42), als Reaktion auf einen Abschluss einer Arbeitsspeicheroperation (41), ob ein Auffrischungsrückstand-Zählwert größer als ein erster vorher festgelegter Wert ist;bei Feststellung, dass der Auffrischungsrückstand-Zählwert größer als der erste vorher festgelegte Wert ist, Durchführen (46) einer Auffrischungsoperation so schnell wie möglich;bei Feststellung, dass der Auffrischungsrückstand-Zählwert nicht größer als der erste vorher festgelegte Wert ist, Ermitteln (43), ob der Auffrischungsrückstand-Zählwert kleiner als ein zweiter vorher festgelegter Wert ist;bei Feststellung, dass der Auffrischungsrückstand-Zählwert nicht kleiner als der zweite vorher festgelegte Wert ist, Ermitteln (47), ob der Auffrischungsrückstand-Zählwert kleiner als ein dritter vorher festgelegter Wert ist und sich der Rank von Speichereinheiten in einem abgeschalteten Zustand befindet;bei Feststellung, dass der Auffrischungsrückstand-Zählwert kleiner als der dritte vorher festgelegte Wert ist und sich der Rank von Speichereinheiten in einem abgeschalteten Zustand befindet, Setzen (44) eines Leerlauf-Zählschwellwerts auf einen Maximalwert, damit eine Auffrischungsoperation nach einer maximalen Verzögerungszeit durchgeführt wird; undbei Feststellung, dass der Auffrischungsrückstand-Zählwert nicht kleiner als der dritte vorher festgelegte Wert ist oder sich der Rank von Speichereinheiten nicht in einem abgeschalteten Zustand befindet, Setzen (45) des Leerlauf-Zählschwellwerts beruhend auf der Steigung einer Leerlaufverzögerungsfunktion, damit eine Auffrischungsoperation entsprechend durchgeführt wird.

公开(公告)号：DE112012004456T5

公开(公告)日：2014-07-10

申请号：DE112012004456

申请日：2012-10-04

Applicant: IBM

Inventor： BRITTAIN MARK ANDREW ,  DODSON JOHN STEVEN ,  GOODMAN BENJIMAN L ,  POWELL STEPHEN ,  STUECHELI JEFFREY A

IPC: G11C11/406

Abstract: Es wird ein Verfahren zum Durchführen von Auffrischungsoperationen auf einem Rank von Arbeitsspeichereinheiten offenbart. Nach Abschluss einer Arbeitsspeicheroperation wird ermittelt, ob ein Auffrischungsrückstand-Zählwert kleiner als ein vorher festgelegter Wert ist und sich der Rank von Speichereinheiten in einem abgeschalteten Zustand befindet. Wenn der Auffrischungsrückstand-Zählwert kleiner als der vorher festgelegte Wert ist und sich der Rank von Speichereinheiten in einem abgeschalteten Zustand befindet, wird ein Leerlauf-Zählschwellwert auf einen Maximalwert gesetzt, damit eine Auffrischungsoperation nach einer maximalen Verzögerungszeit durchgeführt wird. Wenn der Auffrischungsrückstand-Zählwert nicht kleiner als der vorher festgelegte Wert ist oder sich der Rank von Speichereinheiten nicht in einem abgeschalteten Zustand befindet, wird der Leerlauf-Zählschwellwert beruhend auf der Steigung einer Leerlaufverzögerungsfunktion gesetzt, damit eine Auffrischungsoperation entsprechend durchgeführt wird.

公开(公告)号：GB2511249B

公开(公告)日：2015-04-15

申请号：GB201410084

申请日：2012-10-04

Applicant: IBM

Inventor： BRITTAIN MARK ANDREW ,  DODSON JOHN STEVEN ,  GOODMAN BENJIMAN L ,  POWELL STEPHEN ,  STUECHELI JEFFREY A

IPC: G11C11/406 ,  G06F13/16

Abstract: A method for performing refresh operations on a rank of memory devices is disclosed. After the completion of a memory operation, a determination is made whether or not a refresh backlog count value is less than a predetermined value and the rank of memory devices is being powered down. If the refresh backlog count value is less than the predetermined value and the rank of memory devices is being powered down, an Idle Count threshold value is set to a maximum value such that a refresh operation will be performed after a maximum delay time. If the refresh backlog count value is not less than the predetermined value or the rank of memory devices is not in a powered down state, the Idle Count threshold value is set based on the slope of an Idle Delay Function such that a refresh operation will be performed accordingly.

公开(公告)号：DE112013000889T5

公开(公告)日：2014-10-16

申请号：DE112013000889

申请日：2013-01-23

Applicant: IBM

Inventor： WILLIAMS DEREK EDWARD ,  GUTHRIE GUY LYNN ,  LE HIEN MINH ,  STUECHELI JEFFREY A

IPC: G06F15/167

Abstract: Ein Mehrfachprozessor-Datenverarbeitungssystem enthält eine Vielzahl von Cachespeichern, die einen Cachespeicher enthalten. Als Reaktion auf ein Erkennen einer speichermodifizierenden Operation durch den Cachespeicher, die eine selbe Zieladresse wie diejenige einer ersten durch den Cachespeicher verarbeiteten Operation des Lesetyps angibt, stellt der Cachespeicher eine Neuversuchsantwort für die speichermodifizierende Operation bereit. Als Reaktion auf den Abschluss der Operation des Lesetyps tritt der Cachespeicher in einen Schiedsrichtermodus ein. Während er sich im Schiedsrichtermodus befindet, erhöht der Cachespeicher vorübergehend dynamisch eine Priorität irgendeiner speichermodifizierenden Operation, die auf die Zieladresse abzielt, im Verhältnis zu irgendeiner zweiten Operation des Lesetyps, die auf die Zieladresse abzielt.