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    Priorisierung von Transaktionen
    51.
    发明专利
    Priorisierung von Transaktionen 未知

    公开(公告)号：DE112017000163T5

    公开(公告)日：2018-07-05

    申请号：DE112017000163

    申请日：2017-01-12

    Applicant: IBM

    Inventor： SCHWARZ ERIC MARK ,  BUSABA FADI YUSUF ,  GSCHWIND MICHAEL KARL ,  SLEGEL TIMOTHY ,  CAIN III HAROLD WADE ,  SALAPURA VALENTINA

    IPC: G06F9/46

    Abstract: Ein Verfahren, System und Computerprogrammprodukt werden zum Priorisieren von Transaktionen bereitgestellt. Ein Prozessor in einer Datenverarbeitungsumgebung initiiert die Ausführung einer Transaktion. Der Prozessor enthält einen transaktionsgebundenen Kern, und die Ausführung der Transaktion wird durch den transaktionsgebundenen Kern ausgeführt. Der Prozessor erhält gleichzeitig mit der Ausführung der Transaktion durch den transaktionsgebundenen Kern eine Angabe eines Konflikts zwischen der Transaktion und mindestens einer anderen Transaktion, die durch einen weiteren Kern in der Datenverarbeitungsumgebung ausgeführt wird. Der Prozessor bestimmt, ob der transaktionsgebundene Kern einen Indikator enthält, und auf Grundlage des Bestimmens, dass der transaktionsgebundene Kern einen Indikator enthält, ignoriert der Prozessor den Konflikt und verwendet den transaktionsgebundenen Kern, um die Ausführung der Transaktion abzuschließen.

    Differenzierte Anweisungsaktivierung mit Unterfunktionsgranularität
    54.
    发明专利
    Differenzierte Anweisungsaktivierung mit Unterfunktionsgranularität 未知

    公开(公告)号：DE112012003837T5

    公开(公告)日：2014-07-03

    申请号：DE112012003837

    申请日：2012-09-06

    Applicant: IBM

    Inventor： SALAPURA VALENTINA ,  OLSSON BRETT ,  GSCHWIND MICHAEL KARL

    IPC: G06F9/34 ,  G06F9/30 ,  G06F15/80

    Abstract: Differenzierte Aktivierung mit Unterfunktionsgranularität. Eine Anweisung kapselt verschiedene Unterfunktionen einer Funktion, wobei die Unterfunktionen verschiedene Gruppen von Registern einer zusammengesetzten Registerdatei und daher verschiedene Gruppen von Funktionseinheiten verwenden. Mindestens ein Operand der Anweisung gibt an, welche Gruppe von Registern und daher welche Gruppe von Funktionseinheiten zum Ausführen der Unterfunktion zu verwenden ist. Die Anweisung kann verschiedene Funktionen ausführen (z. B. verschieben, laden usw.), und eine Unterfunktion der Funktion gibt den Funktionstyp an (z. B. Gleitkommaverschiebung, Vektorverschiebung usw.).

    Fine-grained instruction enablement at sub-function granularity
    55.
    发明专利
    Fine-grained instruction enablement at sub-function granularity 未知

    公开(公告)号：GB2509034A

    公开(公告)日：2014-06-18

    申请号：GB201406213

    申请日：2012-09-06

    Applicant: IBM

    Inventor： GSCHWIND MICHAEL KARL ,  OLSSON BRETT ,  SALAPURA VALENTINA

    IPC: G06F9/30

    Abstract: Fine-grained enablement at sub-function granularity. An instruction encapsulates different sub-functions of a function, in which the sub-functions use different sets of registers of a composite register file, and therefore, different sets of functional units. At least one operand of the instruction specifies which set of registers, and therefore, which set of functional units, is to be used in performing the sub-function. The instruction can perform various functions (e.g., move, load, etc.) and a sub-function of the function specifies the type of function (e.g., move-floating point; move-vector; etc.).

    Managing a register cache based on an architected computer instruction set
    56.
    发明专利
    Managing a register cache based on an architected computer instruction set 未知

    公开(公告)号：GB2495361B

    公开(公告)日：2013-12-25

    申请号：GB201213318

    申请日：2012-07-26

    Applicant: IBM

    Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA

    IPC: G06F9/30 ,  G06F9/38

    Abstract: A multi-level register hierarchy is disclosed comprising a first level pool of registers for caching registers of a second level pool of registers in a system wherein programs can dynamically release and re-enable architected registers such that released architected registers need not be maintained by the processor, the processor accessing operands from the first level pool of registers, wherein a last-use instruction is identified as having a last use of an architected register before being released, the last-use architected register being released causes the multi-level register hierarchy to discard any correspondence of an entry to said last use architected register.

    Returning a default value when reading from an architected register, which has been deactivated in response to a last use indication
    58.
    发明专利
    Returning a default value when reading from an architected register, which has been deactivated in response to a last use indication 未知

    公开(公告)号：GB2495360A

    公开(公告)日：2013-04-10

    申请号：GB201213316

    申请日：2012-07-26

    Applicant: IBM

    Inventor： GSCHWIND MICHAEL KARL ,  SALAPURA VALENTINA

    IPC: G06F9/30

    Abstract: A processor has a pool of physical registers, which are mapped to the logical registers of the instruction set architecture. When an instruction contains an indication of the last use of a value in an architected register, the architected register is deactivated and the association between a physical register and that architected register is removed. When an instruction attempts to read from an architected register, it checks to see if the register is deactivated. If so, a default value is returned. Otherwise, the value in the associated physical register is returned. When an instruction attempts to write to an architected register and the architected register is not deactivated, the value is written to the physical register associated with it. If the architected register has been deactivated, it is activated and a new physical register is associated with it. The value is then written to the physical register.

    Computer instructions indicating last-use for deactivating architectural registers
    59.
    发明专利
    Computer instructions indicating last-use for deactivating architectural registers 未知

    公开(公告)号：GB2495359A

    公开(公告)日：2013-04-10

    申请号：GB201213315

    申请日：2012-07-26

    Applicant: IBM

    Inventor： SALAPURA VALENTINA ,  GSCHWIND MICHAEL KARL

    IPC: G06F9/30 ,  G06F9/38

    Abstract: An ISA includes instructions for selectively indicating last-use of architected operands, such as a register or cache lines, having values that will not be accessed again. The instruction may be an operand deactivating instruction including an opcode field indicating a function to be performed 503 on an associated operand and an indication 501 of the last-use of that operand. Alternatively a prefix (or suffix) instruction indicating last-use of an operand in an associated instruction may be provided. The instruction(s) are executed 500, 506, a determination of last use is made 502, the function performed using the operand 503 before the operand is deactivated such as by setting a tag 507 for the operand 509 in register mapper 508 to a deactivate state and returning 505 the physical register to a free register pool 510. Reading a deactivated operand may return a default value; writing to a deactivated operand may activate the operand assigning a physical register from the pool.

    Computeranweisungen zum Aktivieren und Deaktivieren von Operanden
    60.
    发明专利
    Computeranweisungen zum Aktivieren und Deaktivieren von Operanden 未知

    公开(公告)号：DE102012217970A1

    公开(公告)日：2013-04-04

    申请号：DE102012217970

    申请日：2012-10-01

    Applicant: IBM

    Inventor： GSCHWIND MICHAEL K ,  SALAPURA VALENTINA

    IPC: G06F9/318 ,  G06F9/34

    Abstract: Eine Befehlssatzarchitektur (Instruction Set Architecture, ISA) enthält Anweisungen zur selektiven Angabe von letztmals verwendeten definierten Operanden mit Werten, auf die nicht wieder zugegriffen wird, wobei die definierten Operanden nach einer Anweisung, die von einer Anweisung als letztmals verwendet angegeben wird, aktiviert oder deaktiviert werden, wobei die definierten Operanden aktiviert werden, indem eine Schreiboperation in einen inaktiven Operanden durchgeführt wird, wobei die Aktivierung/Deaktivierung mit einer Anweisung ausgeführt werden kann, die die letzte Verwendung des Operanden oder eine andere (Präfix-)Anweisung aufweist.

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