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61.发明专利非依電性半導體記憶裝置及其讀出方法、寫入方法及消去方法(一) NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, AND METHOD FOR READING, WRITING AND ERASING THE SAME 有权非依电性半导体记忆设备及其读出方法、写入方法及消去方法(一) NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, AND METHOD FOR READING, WRITING AND ERASING THE SAME
公开(公告)号：TWI308336B
公开(公告)日：2009-04-01
申请号：TW095137267
申请日：2006-10-05
Inventor： 鳥井智史 TORII, SATOSHI , 水谷和宏 MIZUTANI, KAZUHIRO , 野村俊雄 NOMURA, TOSHIO , 淺野正義 ASANO, MASAYOSHI , 福岡郁人 FUKUOKA, IKUTO , 馬渡博史 MAWATARI, HIROSHI , 高橋基 TAKAHASHI, MOTOI
IPC: G11C
Abstract: 本發明之非依電性半導體記憶裝置包含有:記憶體細胞陣列,係由具有選擇電晶體及記憶體細胞電晶體之記憶體細胞排列成矩陣狀而形成者;列解碼器,係用以控制位元線之電位者;第1行解碼器,係用以控制第1字線之電位者;第2行解碼器,係用以控制第2字線之電位者;及,第3行解碼器,係用以控制源極線之電位者,又,列解碼器藉其耐壓較第1行解碼器及第3行解碼器更低之電路構成,且第2行解碼器係藉其耐壓較第1行解碼器及第3行解碼器更低之電路構造成者。藉此,可高速控制位元線及第2字線,因此可高速讀出業已寫入記憶體細胞電晶體之資訊者。
Abstract in simplified Chinese: 本发明之非依电性半导体记忆设备包含有:内存细胞数组,系由具有选择晶体管及内存细胞晶体管之内存细胞排列成矩阵状而形成者;列译码器,系用以控制比特线之电位者;第1行译码器,系用以控制第1字线之电位者;第2行译码器,系用以控制第2字线之电位者;及,第3行译码器,系用以控制源极线之电位者,又,列译码器藉其耐压较第1行译码器及第3行译码器更低之电路构成,且第2行译码器系藉其耐压较第1行译码器及第3行译码器更低之电路构造成者。借此,可高速控制比特线及第2字线,因此可高速读出业已写入内存细胞晶体管之信息者。
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62.发明专利半導體元件及其製造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR THE SAME 有权半导体组件及其制造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR THE SAME
公开(公告)号：TWI305393B
公开(公告)日：2009-01-11
申请号：TW095118777
申请日：2006-05-26
Inventor： 愛場喜孝 AIBA, YOSHITAKA
IPC: H01L
CPC classification number: H01L23/3114 , H01L24/05 , H01L24/13 , H01L2224/0231 , H01L2224/0401 , H01L2224/05556 , H01L2224/13099 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01023 , H01L2924/01029 , H01L2924/01033 , H01L2924/01078 , H01L2924/01082 , H01L2924/014 , H01L2924/15787 , H01L2924/00
Abstract: 本發明提供一種具有高性能以及可靠性之半導體元件,其中能抑制在一孤島部位的樹脂膜之剝落所導致的互連層之剝落,且因此可以防止電氣故障。而且,本發明係提供一種用於製造此半導體元件的有效方法。此半導體元件包括:一半導體基底(例如,矽晶圓);一形成於此半導體基底上的絕緣膜;一形成在此絕緣膜上的導電層,此導電層是由一互連部位以及一孤島部位形成的,此孤島部位是用以將互連部位連接至一外部終端;以及一用以覆蓋導電層的樹脂膜,其中該樹脂膜藉由通過導電層而在至少一部分的孤島部位上接觸絕緣膜。
Abstract in simplified Chinese: 本发明提供一种具有高性能以及可靠性之半导体组件,其中能抑制在一孤岛部位的树脂膜之剥落所导致的互连层之剥落,且因此可以防止电气故障。而且,本发明系提供一种用于制造此半导体组件的有效方法。此半导体组件包括:一半导体基底(例如,硅晶圆);一形成于此半导体基底上的绝缘膜;一形成在此绝缘膜上的导电层,此导电层是由一互连部位以及一孤岛部位形成的,此孤岛部位是用以将互连部位连接至一外部终端;以及一用以覆盖导电层的树脂膜,其中该树脂膜借由通过导电层而在至少一部分的孤岛部位上接触绝缘膜。
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公开(公告)号：TWI304982B
公开(公告)日：2009-01-01
申请号：TW095110708
申请日：2006-03-28
Inventor： 小林廣之 KOBAYASHI, HIROYUKI
IPC: G11C
Abstract: 正規冗餘線係對應將不良位址程式化之冗餘熔線電路而專門設置。保留冗餘線係共通於冗餘熔線電路設置。位址比較電路將已程式化於冗餘熔線電路之不良位址與存取位址比較後,於比較結果一致時輸出冗餘訊號。開關電路根據選擇熔線電路所輸出之冗餘選擇訊號進行切換控制,並將對應之正規冗餘線或保留冗餘線的其中一者回應冗餘訊號而使其有效。將冗餘線分類為正規冗餘線與保留冗餘線,藉此可以簡單之開關電路使各冗餘熔線電路對應複數冗餘線的其中一者。故,補救不良時及沒有不良時,可縮小訊號之傳輸延遲時間,而縮小存取時間。
Abstract in simplified Chinese: 正规冗余线系对应将不良位址进程化之冗余熔线电路而专门设置。保留冗余线系共通于冗余熔线电路设置。位址比较电路将已进程化于冗余熔线电路之不良位址与存取位址比较后,于比较结果一致时输出冗余信号。开关电路根据选择熔线电路所输出之冗余选择信号进行切换控制,并将对应之正规冗余线或保留冗余线的其中一者回应冗余信号而使其有效。将冗余线分类为正规冗余线与保留冗余线,借此可以简单之开关电路使各冗余熔线电路对应复数冗余线的其中一者。故,补救不良时及没有不良时,可缩小信号之传输延迟时间,而缩小存取时间。
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64.发明专利鎖相迴路時鐘產生器電路以及時鐘產生方法 PLL CLOCK GENERATOR CIRCUIT AND CLOCK GENERATION METHOD 有权锁相回路时钟产生器电路以及时钟产生方法 PLL CLOCK GENERATOR CIRCUIT AND CLOCK GENERATION METHOD
公开(公告)号：TWI304684B
公开(公告)日：2008-12-21
申请号：TW092120814
申请日：2003-07-30
Inventor： 岡田浩司 KOJI OKADA
CPC classification number: H03L7/0805 , H03L7/0891 , H03L7/099 , H03L7/0995 , H03L7/18
Abstract: 提供一種時鐘產生器電路,其中一比較時鐘訊號係藉由比較一標準時鐘訊號和一操作時鐘訊號加以產生的。比較時鐘訊號被轉換成一電流訊號。電流訊號被轉換成多個電流訊號,且以多個電流訊號為基礎產生一操作時鐘訊號,其具有多個可變頻率。
Abstract in simplified Chinese: 提供一种时钟产生器电路,其中一比较时钟信号系借由比较一标准时钟信号和一操作时钟信号加以产生的。比较时钟信号被转换成一电流信号。电流信号被转换成多个电流信号,且以多个电流信号为基础产生一操作时钟信号,其具有多个可变频率。
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65.发明专利具有銅配線之半導體元件及其製造方法 SEMICONDUCTOR DEVICE HAVING COPPER WIRING AND ITS MANUFACTURE METHOD 有权具有铜配线之半导体组件及其制造方法 SEMICONDUCTOR DEVICE HAVING COPPER WIRING AND ITS MANUFACTURE METHOD
公开(公告)号：TWI302347B
公开(公告)日：2008-10-21
申请号：TW094119613
申请日：2005-06-14
Inventor： 小浦由美子 KOURA, YUMIKO , 北田秀樹 KITADA, HIDEKI
IPC: H01L
CPC classification number: H01L21/76877 , H01L21/2885 , H01L23/53228 , H01L2924/0002 , H01L2924/00
Abstract: 一由絕緣材料所製成的第一層間絕緣膜係形成在一底層基材上方。一通孔係形成貫穿第一層間絕緣膜。一由銅或主要由銅所構成之合金所製成的傳導插銷係充填於通孔內。一由絕緣材料所製成的第二層間絕緣膜係形成在第一層間絕緣膜上方。一配線凹槽係形成於第二層間絕緣膜內、從上方越過傳導插銷並露出傳導插銷的上表面。一由銅或主要由銅所構成之合金所製成的配線係充填於配線凹槽內。傳導插銷內碳、氧、氮、硫及氯的總原子濃度係低於配線內碳、氧、氮、硫及氯的總原子濃度。
Abstract in simplified Chinese: 一由绝缘材料所制成的第一层间绝缘膜系形成在一底层基材上方。一通孔系形成贯穿第一层间绝缘膜。一由铜或主要由铜所构成之合金所制成的传导插销系充填于通孔内。一由绝缘材料所制成的第二层间绝缘膜系形成在第一层间绝缘膜上方。一配线凹槽系形成于第二层间绝缘膜内、从上方越过传导插销并露出传导插销的上表面。一由铜或主要由铜所构成之合金所制成的配线系充填于配线凹槽内。传导插销内碳、氧、氮、硫及氯的总原子浓度系低于配线内碳、氧、氮、硫及氯的总原子浓度。
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Patent Agency Ranking
公开(公告)号：EP1347510B1
公开(公告)日：2010-07-14
申请号：EP02024915.7
申请日：2002-11-06
Applicant: Fujitsu Microelectronics Limited
Inventor： Ikeda, Masanobu , Suzuki, Takashi
IPC: H01L21/768
CPC classification number: H01L21/314 , C23C16/325 , H01L21/76811 , H01L21/76834 , H01L23/53238 , H01L2924/0002 , H01L2924/00
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公开(公告)号：EP1394808B1
公开(公告)日：2010-06-09
申请号：EP03017410.6
申请日：2003-08-01
Applicant: Fujitsu Microelectronics Limited
Inventor： Koga, Toru
IPC: G11C11/4096 , G11C29/00 , G11C7/10
CPC classification number: G11C7/1006 , G11C11/4096 , G11C11/4097 , G11C29/848 , G11C2207/002 , H01L27/0207 , H01L27/10885
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公开(公告)号：EP2187523A1
公开(公告)日：2010-05-19
申请号：EP08169205.5
申请日：2008-11-14
Applicant: Fujitsu Microelectronics Limited
Inventor： Marton, Walter , Germann, Bernd
IPC: H03L7/00
CPC classification number: H03L7/18 , H03L1/02 , H03L5/00 , H03L7/10 , H03L7/193 , H03L7/1976 , H03L2207/06
Abstract: Control circuitry, comprising: first control means operable to generate a first control signal, the first control signal being indicative of a relationship between an output signal and a first reference signal, and to generate said output signal in dependence upon said first control signal, the first control means being configured to tend to maintain a first desired relationship between the output signal and the first reference signal in response to said first control signal; and second control means configured to influence operation of said first control means in response to said first control signal by way of a second control signal so as to tend to maintain a second desired relationship between said first control signal and a second reference signal.
Abstract translation: 控制电路，包括：第一控制装置，可操作以产生第一控制信号，所述第一控制信号指示输出信号和第一参考信号之间的关系，并且根据所述第一控制信号产生所述输出信号， 第一控制装置被配置成响应于所述第一控制信号趋向于保持输出信号和第一参考信号之间的第一期望关系; 以及第二控制装置，被配置为响应于所述第一控制信号通过第二控制信号影响所述第一控制装置的操作，以便趋向于保持所述第一控制信号和第二参考信号之间的第二期望关系。
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69.发明授权Semiconductor substrate jig and method of manufacturing a semiconductor device 有权半导体基板的装置和一种用于制造半导体器件的方法
公开(公告)号：EP2058850B1
公开(公告)日：2010-05-19
申请号：EP09151138.6
申请日：2002-03-21
Applicant: Fujitsu Microelectronics Limited
Inventor： Teshirogi, Kazuo , Shimobeppu, Yuzo , Yoshimoto, Kazuhiro , Watanabe, Mitsuhisa , Shinjo, Yoshiaki , Yoshida, Eiji , Hayasaka, Noboru
IPC: H01L21/68
CPC classification number: H01L21/67092 , B24B37/042 , B32B37/003 , B32B37/1018 , B32B38/0012 , B32B2310/0831 , B32B2457/14 , H01L21/304 , H01L21/67132 , H01L21/6836 , H01L21/6838 , H01L21/78 , H01L24/27 , H01L24/29 , H01L24/83 , H01L2221/68318 , H01L2221/68327 , H01L2221/6834 , H01L2224/83191 , H01L2224/8385 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01019 , H01L2924/01029 , H01L2924/01033 , H01L2924/01074 , H01L2924/01075 , H01L2924/01082 , H01L2924/01087 , H01L2924/07802 , Y10T29/5313 , Y10T29/53191 , Y10T428/1452 , H01L2924/3512 , H01L2924/00
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公开(公告)号：EP1860610B1
公开(公告)日：2010-04-28
申请号：EP07108174.9
申请日：2007-05-14
Applicant: Fujitsu Microelectronics Limited
Inventor： Fukuoka, Tomohiro
IPC: G06T5/00
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