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公开(公告)号：KR1020160018326A
公开(公告)日：2016-02-17
申请号：KR1020150022367
申请日：2015-02-13
Applicant: 삼성전자주식회사
IPC: H04L1/00
CPC classification number: H04L1/0034 , H04L1/0026 , H04L1/0073
Abstract: 본발명은컴퓨팅시스템에관한것이다. 본발명의컴퓨팅시스템은, 간섭식별수신기에서간섭소스로부터의간섭신호및 서빙신호에대응하는수신기신호를나타내는수신기설명을판별하는장치간인터페이스, 그리고장치간인터페이스에연결되고, 수신기설명에기반하여서빙신호를조절하기위한프리코딩후보세트를생성하고, 간섭신호및 서빙신호를나타내는썸레이트상태를판별하고, 그리고프리코딩후보세트로부터서빙신호와통신하기위한썸레이트상태를최대화하는프리코딩조절을생성하는통신유닛으로구성된다.
Abstract translation: 本发明涉及一种计算系统。 本发明的计算系统包括设备之间的接口，确定表示与干扰信号相对应的接收机信号的接收机解释和来自干扰识别接收机中的干扰源的服务信号; 以及连接到设备之间的接口的通信单元，基于接收机解释产生用于控制服务信号的预编码候选组，确定表示干扰信号和服务信号的和速状态，以及生成预编码控制 最大化与来自预编码候选组的服务信号通信的和速状态。
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公开(公告)号：KR1020150024395A
公开(公告)日：2015-03-06
申请号：KR1020157000889
申请日：2013-06-14
Applicant: 삼성전자주식회사
CPC classification number: H04B7/0413 , H04B7/0486 , H04B7/0628
Abstract: 통신 시스템은 장치를 특징짓기 위한 수신기 안테나 수를 결정하도록 구성된 수신기 자원 모듈; 수신기 자원 모듈에 연결되고, 제어부를 이용하여 수신기 안테나 수와 관련된 용량을 초과하는 수신기 용량 프로파일을 생성하도록 구성된 조정 모듈; 및 조정 모듈에 연결되고, 장치와의 통신을 위한 통신 콘텐츠를 통신하기 위한 수신기 용량 프로파일을 전송하도록 구성된 보고 모듈을 포함한다.
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公开(公告)号：KR1020150006662A
公开(公告)日：2015-01-19
申请号：KR1020130080362
申请日：2013-07-09
Applicant: 삼성전자주식회사
CPC classification number: G11C7/12 , G11C11/4094 , H01L27/0207 , H01L27/10897
Abstract: 비트 라인 등화 회로가 제공된다. 상기 비트 라인 등화 회로는 액티브 영역, 상기 액티브 영역 상에 제1 방향으로 배치되는 비트 라인, 상기 액티브 영역 상에 상기 제1 방향으로 배치되는 상보 비트 라인, 상기 액티브 영역 상에 상기 제1 방향과 교차하는 제2 방향으로 배치되는 제1 패턴과, 상기 제1 패턴의 일 측으로부터 연장되어 상기 제1 방향으로 배치되고 계단 모양으로 형성되는 제2 패턴을 포함하는 게이트 패턴, 상기 제1 패턴의 일 측 및 상기 제2 패턴의 일 측에 배치되고 상기 액티브 영역과 상기 비트 라인을 연결하는 제1 콘택, 상기 제1 패턴의 일 측 및 상기 제2 패턴의 타측에 배치되고 상기 액티브 영역과 상기 상보 비트 라인을 연결하는 제2 콘택, 및 상기 제1 패턴의 타 측에 배치되고 상기 액티브 영역에 프리차지 전압을 제공하는 제3 콘택을 포함한다.
Abstract translation: 提供了位线均衡电路。 位线均衡电路包括有源区; 在有源区域上沿第一方向布置的位线; 在有源区域上沿第一方向布置的互补位线; 沿着第一方向布置有包括沿与第一方向相交的第二方向布置在有源区上的第一图案和从第一图案的一侧延伸的第二图案的栅极图案，并且形成 通过台阶形状; 第一接触件，布置在第一图案的一侧和第二图案的一侧，并且连接有源区域和位线; 第二触点，其布置在第一图案的一侧和第二图案的另一侧上，并且连接有源区域和互补位线; 以及第三触点，其布置在第一图案的另一侧上，并且向有源区域提供预充电电压。
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公开(公告)号：KR1020140122891A
公开(公告)日：2014-10-21
申请号：KR1020130039903
申请日：2013-04-11
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/088 , H01L27/0207 , H01L27/0921
Abstract: 반도체 기판 내의 웰 내에 제공된 제1 MOS 트랜지스터들을 포함하는 제1 센스 앰프 영역; 상기 웰에 인접하고 상기 반도체 기판 내에 제공된 제2 MOS 트랜지스터들을 포함하는 제2 센스 앰프 영역; 가드 밴드; 및 상기 반도체 기판 내에서 상기 제2 센스 앰프 영역을 둘러싸는 가드 링을 포함하되, 상기 가드 밴드는 상기 제1 센스 앰프 영역 내에 제공된 상기 제1 MOS 트랜지스터들 사이의 상기 반도체 기판 내에 배치되는 반도체 메모리 장치에 관한 것이다.
Abstract translation: 本发明涉及包括第一感测放大器区域的半导体存储器件，该第一感测放大器区域包括设置在半导体衬底中的阱中的第一MOS晶体管 第二感测放大器区域，包括与所述阱相邻并设置在所述半导体衬底中的第二MOS晶体管; 护卫队 以及围绕半导体衬底中的第二感测放大器区域的保护环。 保护带放置在设置在第一感测放大器区域中的第一MOS晶体管之间的半导体衬底中。
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公开(公告)号：KR1020120081502A
公开(公告)日：2012-07-19
申请号：KR1020110002865
申请日：2011-01-11
Applicant: 삼성전자주식회사 , 삼성디스플레이 주식회사
CPC classification number: G06F1/1652 , G06F3/1423 , H04N5/64 , H05K5/0217
Abstract: PURPOSE: A multi-shaft folding structure and a folding type display device applying the same are provided to interwork a rotation shaft of an internal structure and an external structure and to fold the internal structure and the external structure. CONSTITUTION: A first shaft structure is slid to a first direction which is crossed with a folding axis. The first shaft structure restricts motion of the internal plate. A second shaft structure rotates a pair of external plates(10,20) around each rotation shaft. The second shaft structure maintains interval between the rotation shafts of the external plate.
Abstract translation: 目的：提供多轴折叠结构和应用该多轴折叠结构的折叠式显示装置，以使内部结构和外部结构的旋转轴相互作用并折叠内部结构和外部结构。 构成：第一轴结构滑动到与折叠轴线交叉的第一方向。 第一轴结构限制内板的运动。 第二轴结构围绕每个旋转轴旋转一对外部板（10,20）。 第二轴结构保持外部板的旋转轴之间的间隔。
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Patent Agency Ranking
公开(公告)号：KR1020100058892A
公开(公告)日：2010-06-04
申请号：KR1020080117474
申请日：2008-11-25
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
CPC classification number: G11C11/4091 , G11C7/065 , G11C7/12 , G11C11/4094 , G11C2207/005
Abstract: PURPOSE: A semiconductor memory device with only bit line on memory cell is provided to only require one N-type sensing amplifier for sensing a bit line by accepting data stored in a memory cell only through a bit line. CONSTITUTION: A first memory cell is formed within a first memory cell array block. A second memory cell is formed within a second memory cell array block. A bit line(BL) is connected to a first memory cell(MC1) through a first separation transistor. The bit line is connected to a second memory cell(MC2) through a second isolating transistor.
Abstract translation: 目的：仅存储器单元上的位线的半导体存储器件仅需要一个N型检测放大器，用于仅通过位线接受存储在存储器单元中的数据来感测位线。 构成：在第一存储单元阵列块内形成第一存储单元。 在第二存储单元阵列块内形成第二存储单元。 位线（BL）通过第一分离晶体管连接到第一存储单元（MC1）。 位线通过第二隔离晶体管连接到第二存储单元（MC2）。
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公开(公告)号：KR1020080069042A
公开(公告)日：2008-07-25
申请号：KR1020070006628
申请日：2007-01-22
Applicant: 삼성전자주식회사
Inventor： 권혁준
IPC: G11C11/4094 , G11C11/4091 , G11C11/4074
Abstract: A semiconductor memory device having an open bit line architecture and a method of arranging the same are provided to improve the degradation of equalization performance caused by mismatch for distance between an equalizer and memory cells arranged on both sides of the equalizer. First and second memory cells are connected to first and second bit lines. A first bit line sense amplifier(222) pulls down a voltage of the second bit line in response to a first control signal when the voltage level of the first bit line corresponds to the first voltage level. A second bit line sense amplifier(226) pulls up a voltage of the first bit line in response to a second control signal when the voltage level of the first bit line corresponds to the first voltage level. An equalizer(224) is located between the first and the second bit line sense amplifiers and provides a specific voltage to the first and the second bit lines in response to a third control signal, in order to reduce mismatch for distance between the first bit line and the first memory cell and distance between the second bit line and the second memory cell during equalization process.
Abstract translation: 提供一种具有开放位线结构的半导体存储器件及其布置方法，以改善均衡器与均衡器两侧布置的存储单元之间的距离不匹配引起的均衡性能的劣化。 第一和第二存储单元连接到第一和第二位线。 当第一位线的电压电平对应于第一电压电平时，第一位线读出放大器（222）响应于第一控制信号拉低第二位线的电压。 当第一位线的电压电平对应于第一电压电平时，第二位线读出放大器（226）响应于第二控制信号拉起第一位线的电压。 均衡器（224）位于第一和第二位线读出放大器之间，并且响应于第三控制信号向第一和第二位线提供特定电压，以便减少第一位线之间的距离的失配 和第一存储单元以及在均衡处理期间第二位线和第二存储单元之间的距离。
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公开(公告)号：KR1020080025993A
公开(公告)日：2008-03-24
申请号：KR1020060090872
申请日：2006-09-19
Applicant: 삼성전자주식회사
IPC: H01L27/02
CPC classification number: H01L27/0285 , H01L27/0623 , H01L27/098
Abstract: A semiconductor device including an active resistor and a method for biasing the same are provided to maintain constantly the resistance of the active resistor by preventing a forward bias effect generated between a substrate and the active resistor. A semiconductor device includes a deep N-well region(30), N-well regions(42,44), a P-well region(50), and a first resistor(60). The deep N-well region is formed on a substrate. The N-well regions, which are formed on the deep N-well region, are connected to a first source voltage. The P-well region is formed on the deep N-well region. The first resistor is formed on the P-well region. The P-well region is connected to a second source voltage and the substrate through a second resistor(70).
Abstract translation: 提供一种包括有源电阻器及其偏置方法的半导体器件，以通过防止在衬底和有源电阻器之间产生的正向偏置效应来恒定地保持有源电阻器的电阻。 半导体器件包括深N阱区（30），N阱区（42,44），P阱区（50）和第一电阻（60）。 在衬底上形成深N阱区。 形成在深N阱区上的N阱区域连接到第一源极电压。 P阱区形成在深N阱区上。 第一电阻器形成在P阱区域上。 P阱区域通过第二电阻器（70）连接到第二源极电压和衬底。
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公开(公告)号：KR1020070004346A
公开(公告)日：2007-01-09
申请号：KR1020050059863
申请日：2005-07-04
Applicant: 삼성전자주식회사
IPC: G11C8/12
Abstract: A semiconductor memory device is provided to be packaged in a changed packaging apparatus, by additionally arranging pads corresponding to the changed packing apparatus and then connecting the additionally arranged pads to previously arranged pads through an additional metal line, if the kind of a packaging apparatus is changed. A plurality of banks(11,12,13,14) is arranged according to a first package standard. Peripheral circuits control data input/output of the plurality of banks, and are arranged according to the first package standard. A plurality of first pads inputs and outputs a plurality of signals to/from the peripheral circuits, and is arranged according to the first package standard. Second pads are arranged according to a second package standard. The second pads correspond to the first pads not arranged according to the second package standard among the plurality of first pads.
Abstract translation: 提供一种半导体存储器件，其被包装在改变的包装设备中，通过附加地布置与改变的包装设备相对应的垫片，然后通过附加金属线路将附加布置的垫片连接到先前布置的垫片，如果包装设备的种类是 改变。 根据第一封装标准布置多个堤（11,12,13,14）。 外围电路控制多个存储体的数据输入/输出，并且根据第一封装标准进行布置。 多个第一焊盘向外围电路输入和输出多个信号，并且根据第一封装标准进行布置。 第二垫根据第二包装标准排列。 第二焊盘对应于在多个第一焊盘之间不根据第二封装标准排列的第一焊盘。
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公开(公告)号：KR1020060040267A
公开(公告)日：2006-05-10
申请号：KR1020040089549
申请日：2004-11-05
Applicant: 삼성전자주식회사
Inventor： 권혁준
IPC: H03F3/45
CPC classification number: H03F3/45766 , H03F2203/45014
Abstract: 높은 전압이득율과 안정적인 공통모드출력전압을 가지는 차동증폭기가 게시된다. 본 발명의 차동증폭기는 제1 신호출력단 및 상기 제2 신호출력단에 흐르는 전류량을 제어하기 위한 신호부하부를 구비한다. 그리고, 신호부하부는 전원전압과 제1 신호출력단 및 제2 신호출력단에 흐르는 전류량을 각각 제어하는 제1 및 제2 부하 다이오드들와, 전원전압과 상기 제2 신호출력단에 흐르는 전류량을 제어하는 부하 소스를 포함한다. 그리고, 상기 부하 소스는 상기 제1 출력신호에 응답하여, 전원전압과 제2 신호출력단에 흐르는 전류량을 제어한다. 상기와 같은 본 발명의 차동증폭기는 높은 소신호 전압이득율을 가지면서도, 입력신호들의 공통모드전압의 변화에 대해 안정적인 공통모드출력전압을 가진다.
증폭기, 공통모드전압, 전압이득율Abstract translation: 公开了具有高电压增益和稳定的共模输出电压的差分放大器。 差分放大器由信号负载电路组成，用于调节流经第一和第二信号输出端的电流量。 信号负载电路包括第一和第二负载二极管，用于调节从电源电压流向第一和第二输出端子的电流量;以及负载源，用于调节从电源电压流向第二信号输出的电流量 端子响应于第一信号输出信号。 差分放大器的特征在于对于小信号具有高电压增益，同时产生稳定的共模输出电压以抵抗输入电压的共模电压的变化。
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