반도체 장치의 게이트 전극 형성 방법

    公开(公告)号:KR100240880B1

    公开(公告)日:2000-01-15

    申请号:KR1019970039091

    申请日:1997-08-16

    Abstract: 본 발명은 반도체 장치의 게이트 전극 형성 방법에 관한 것으로, 반도체 기판 상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 게이트 전극용 폴리실리콘막 및 금속 실리사이드막을 순차적으로 형성하는 단계와, 상기 금속 실리사이드막 상에 얇은 금속 실리콘 질화막을 형성하는 단계와, 상기 얇은 금속 실리콘 질화막 상에 인 시츄로 게이트 식각용 절연막을 형성하는 단계와, 상기 게이트 식각용 절연막 및 얇은 금속 실리콘 질화막, 금속 실리사이드막, 그리고 게이트 전극용 폴리실리콘막을 식각하여 게이트 전극층을 형성하는 단계를 포함한다. 이때, 상기 금속 실리사이드막은 스퍼터 방법으로 형성되고, 상기 게이트 식각용 절연막은 소정의 고온에서 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 게이트 금속 실리사이드막의 후속 고온 공정에서 발생되는 실리콘 이상 성장을 저지할 수 있고, 게이트 전극 형성을 위한 식각 공정과 세정 공정에 따른 게이트 특성 저하를 최소화시킬 수 있다.

    반도체장치의 제조방법
    62.
    发明公开

    公开(公告)号:KR1019990012262A

    公开(公告)日:1999-02-25

    申请号:KR1019970035603

    申请日:1997-07-28

    Inventor: 김민정

    Abstract: 포지티브 포토레지스트층을 사용하여 트렌치를 형성하는 반도체장치의 제조방법에 대해 개시된다. 이 제조방법은, 실리콘기판에 질화실리콘막 및 HTO막을 차례로 형성하는 공정과, 상기 HTO막위에 트렌치 형성을 위한 포토레지스트 패턴을 형성하는 공정을 구비한 반도체장치의 제조방법에 있어서, 상기 포토레지스트 패턴은 상기 HTO막위에 소정두께의 포지티브 포토레지스트층을 도포하는 단계와, 칩이 형성되는 영역 및 형성되지 않는 영역 모두의 전면에 상기 포지티브 포토레지스트층에 대한 노광을 실시하는 단계와, 상기 노광된 포지티브 포토레지스트층을 현상하는 단계를 거쳐 형성되는 것을 특징으로 한다. 이에 따라, 칩이 형성되지 않는 영역에도, 칩이 형성되는 영역과 동일한 사진공정을 실시함으로써 종래 트렌치 형성공정에 있어서 칩이 형성되지 않는 영역에 원하지 않는 물질층이 남게 되어 웨이퍼가 오염되던 문제를 해결할 수 있다.

    반도체 장치의 얼라인 키 패턴 형성방법
    63.
    发明授权
    반도체 장치의 얼라인 키 패턴 형성방법 失效
    用于形成半导体器件的对准键图案的方法

    公开(公告)号:KR100165353B1

    公开(公告)日:1999-02-01

    申请号:KR1019950049698

    申请日:1995-12-14

    Abstract: 본 발명에서는 반도체 기판에 형성된 절연층내에 트랜치를 형성하는 단계(A); 트랜치 내부에 도전성 플러그를 형성하는 단계(B); 상기 절연층과 상기 도전성 플러그간에 단차를 형성하는 단계(C)를 포함하는 것을 특징으로 하는 반도체 장치의 얼라인 키 패턴 형성방법을 제공한다. 본 발명에 의하면, 추가의 사진식각 공정 없이도 얼라인 키 패턴 영역에 단차를 형성함으로써 후속단계에서의 얼라인이 가능해진다.

    반도체 장치의 콘택 형성방법

    公开(公告)号:KR1019970077212A

    公开(公告)日:1997-12-12

    申请号:KR1019960017477

    申请日:1996-05-22

    Inventor: 김민정 김병철

    Abstract: 본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로, 본 발명에 따른 반도체 장치의 콘택 형성 방법에서는 기판의 소스 영역과 커패시터의 전기적 접촉을 형성하기 위한 콘택홀을 수직적으로 2회로 나누어서 형성하는 데 있어서, 하부 콘택홀과 상부 콘택홀 사이에 형성된 패드 도전층에 의해 하부 콘택홀과 상부 콘택홀간의 얼라인 오차의 영향을 줄임으로써 셀의 동작 가능성을 높일 수 있다. 또한, 상기 하부 콘택홀과 상부 콘택홀 사이에 형성되는 패드 도전층이 형성되기 위한 영역은 하부 콘택홀 형성과 동시에 동방성 에칭을 이용하여 형성되므로, 별도의 사진 공정을 추가할 필요가 없다. 따라서, 반도체 장치의 콘택 형성시에 패터닝 공정이 용이하면서 각 콘택홀간의 열라인 오차의 영향을 줄일 수 있다.

    그래픽 데이터를 합성하는 전자 장치 및 방법
    68.
    发明公开
    그래픽 데이터를 합성하는 전자 장치 및 방법 审中-实审
    用于合成图形数据的电子设备和方法

    公开(公告)号:KR1020170122580A

    公开(公告)日:2017-11-06

    申请号:KR1020160051743

    申请日:2016-04-27

    Abstract: 본발명의다양한실시예들은전자장치에관한것으로, 상기전자장치는제1 합성타입의레이어와관련된제1 그래픽데이터를합성하는제1 그래픽합성기, 제1 합성타입과상이한제2 합성타입의레이어와관련된제2 그래픽데이터를합성하는제2 그래픽합성기, 및프로세서를포함하고, 프로세서는, 적어도하나의어플리케이션과관련된복수의레이어각각의합성타입을제1 합성타입또는제2 합성타입으로설정하고, 제1 그래픽합성기를이용하여, 복수의레이어중 제1 합성타입으로설정된레이어에대응하는제1 그래픽데이터를프레임버퍼에합성하고, 제2 그래픽합성기를이용하여, 프레임버퍼에합성된그래픽데이터및 복수의레이어중 제2 합성타입으로설정된레이어에대응하는제2 그래픽데이터를합성하고및 제2 그래픽합성기를이용하여합성된그래픽데이터를전자장치와기능적으로연결된디스플레이를통해표시하도록설정될수 있다. 이외에도, 명세서를통해파악될수 있는다른실시예들이가능하다.

    Abstract translation: 本发明的各种实施例涉及一种电子设备,其包括用于合成与第一复合类型的层相关联的第一图形数据的第一图形合成器,与第一复合类型不同的第二复合类型的层, 以及处理器,其中处理器被配置为将与至少一个应用相关联的多个层中的每一个的合成类型设置为第一合成类型或第二合成类型, 与多个层中被设置为第一合成类型的层对应的1个图形数据通过使用第二图形合成器和在帧缓冲器中合成的图形数据被合成到帧缓冲器中, 合成对应于层中设置为第二合成类型的层的第二图形数据,并且将使用第二图形合成器合成的图形数据合成到电子设备和功能 它可以被设置为显示与相关联的显示器上。 另外,可以通过说明书理解其他实施例。

    이미지를 처리하기 위한 전자 장치 및 방법
    69.
    发明公开
    이미지를 처리하기 위한 전자 장치 및 방법 审中-实审
    电子设备和图像处理方法

    公开(公告)号:KR1020170112066A

    公开(公告)日:2017-10-12

    申请号:KR1020160038585

    申请日:2016-03-30

    CPC classification number: H04N5/232 H04N5/235 H04N5/265

    Abstract: 본발명은이미지를처리하기위한전자장치및 방법을제공한다. 다양한실시예에따른전자장치의방법에있어서, 이미지센서를통해, 외부객체에대응하는제1 이미지및 제2 이미지를포함하는복수의이미지들을획득하는동작; 상기복수의이미지들중 상기이미지센서를통해프로세싱된적어도일부를프리뷰이미지로제공하는동작; 상기프리뷰이미지에적어도기반하여, 이미지정보를검출하는동작; 상기복수의이미지들중 적어도상기제1 이미지및 상기제2 이미지를포함하는이미지들을버퍼에저장하는동작; 촬영과관련된입력에반응하여, 상기이미지정보를이용하여상기버퍼에저장된이미지들중 적어도상기제1 이미지와상기제2 이미지를포함하는이미지셋(set)을합성하여제3 이미지를생성하는동작을포함할수 있다. 또한다른실시예들이가능하다.

    Abstract translation: 本发明提供了一种用于处理图像的电子设备和方法。 根据各种实施例的电子设备的方法,包括:经由图像传感器获得包括对应于外部对象的第一图像和第二图像的多个图像; 提供通过图像传感器处理的多个图像的至少一部分作为预览图像; 至少基于预览图像来检测图像信息; 在所述缓冲器中存储包括所述多个图像中的至少所述第一图像和所述第二图像的图像; 响应于与成像相关联的输入,通过使用图像信息合成至少包括存储在缓冲器中的图像的第一图像和第二图像的图像集来生成图像, 你可以包括它。 其他实施例是可能的。

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