公开(公告)号：KR100678641B1

公开(公告)日：2007-02-05

申请号：KR1020050109276

申请日：2005-11-15

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  송민우 ,  김원홍

IPC: H01L21/8247 ,  H01L27/115

公开(公告)号：KR100640654B1

公开(公告)日：2006-11-01

申请号：KR1020050064554

申请日：2005-07-16

Applicant: 삼성전자주식회사

Inventor： 송민우 ,  원석준 ,  김원홍 ,  권대진 ,  박정민

IPC: H01L21/20

Abstract: A method for fabricating ZrO2 thin film and a method for manufacturing a capacitor of a semiconductor memory device including the same are provided to improve stability of leakage current characteristics by using a tris(N-ethyl-N-methylamino)(tert-butoxy)zirconium precursor. A tris(N-ethyl-N-methylamino)(tert-butoxy)zirconium precursor is applied to a substrate that is maintained at a predetermined temperature, and then a chemical absorption layer of the precursor is formed on the substrate(20). The substrate where the chemical absorption layer of the precursor is formed is exposed during a predetermined time at plasma atmosphere containing oxygen, thereby forming a Zr oxide layer on the substrate(50).

Abstract translation: 本发明提供ZrO 2薄膜的制造方法及半导体存储装置的电容器的制造方法，其通过使用三（N-乙基-N-甲基氨基）（叔丁氧基）锆 前体。 将三（N-乙基-N-甲基氨基）（叔丁氧基）锆前体施加到保持在预定温度的基材上，然后在基材（20）上形成化学吸收层的前体。 形成前体的化学吸收层的衬底在含氧等离子体气氛的预定时间内暴露，由此在衬底（50）上形成Zr氧化物层。

公开(公告)号：KR1020060085844A

公开(公告)日：2006-07-28

申请号：KR1020050006779

申请日：2005-01-25

Applicant: 삼성전자주식회사

Inventor： 박정민 ,  원석준 ,  송민우 ,  정용국 ,  김원홍 ,  권대진

IPC: H01L27/04 ,  H01L21/31

CPC classification number: H01L28/60 ,  H01L23/5223 ,  H01L2924/0002 ,  H01L2924/00

Abstract: MIM(Metal-Insulator-Metal) 커패시터의 제조 방법이 제공된다. MIM 커패시터의 제조 방법은 반도체 기판 상에 각각 커패시터 셀들이 형성될 영역을 정의하는 다수 개의 개구부가 배열된 절연막 패턴을 형성하는 단계, 절연막 패턴의 프로파일에 따라 하부 전극용 도전막을 형성하는 단계, 하부 전극용 도전막 상에 개구부를 채우는 제1 희생막을 형성하는 단계, 제1 희생막 상부에 제2 희생막을 형성하는 단계, 제2 희생막을 평탄화하는 단계, 하부 전극용 도전막의 상면을 노출시키는 단계, 노출된 하부 전극용 도전막을 제거하여 셀 별로 상호 분리된 다수 개의 하부 전극들을 형성하는 단계, 각 하부 전극들 상에 각 하부 전극들의 프로파일을 따라 셀 별로 상호 분리된 유전막 및 상부 전극을 형성하여 전기적으로 동일한 신호가 인가되는 하나의 커패시터를 구성하는 다수 개의 MIM 커패시터 셀들을 완성하는 단계를 포함한다.
MIM 커패시터, 희생막, 편차, 에치백, 커패시턴스, 균일성

公开(公告)号：KR1020060068993A

公开(公告)日：2006-06-21

申请号：KR1020040107974

申请日：2004-12-17

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정용국 ,  송민우 ,  박정민

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10855 ,  H01L27/10888

Abstract: 반도체 메모리 소자 및 그 제조 방법이 제공된다. 반도체 메모리 소자는 반도체 기판 상에 위치하며, 하부 전극 콘택을 포함하는 제 1 층간 절연막, 하부 전극 콘택 상에 위치하는 실린더형 하부 전극 및 제 1 층간 절연막 상에 위치하여 실린더형 하부 전극의 일부를 둘러싸는 제 2 층간 절연막을 포함한다.
이중층, 실린더형 캐패시터, 비트 라인

公开(公告)号：KR1020060003509A

公开(公告)日：2006-01-11

申请号：KR1020040052414

申请日：2004-07-06

Applicant: 삼성전자주식회사

Inventor： 정용국 ,  원석준 ,  권대진 ,  송민우 ,  김원홍

IPC: H01L27/04

CPC classification number: H01L28/65 ,  H01L21/31641 ,  H01L21/31645 ,  H01L21/31691 ,  H01L27/0805 ,  H01L28/56

Abstract: 하이브리드 유전체막을 갖는 반도체 집적회로 소자들 및 그 제조방법들이 제공된다. 상기 하이브리드 유전체막은 차례로 적층된 하부 유전체막, 중간 유전체막 및 상부 유전체막을 구비한다(includes). 상기 하부 유전체막은 하프니움(Hf) 또는 지르코니움(Zr)을 함유한다. 상기 상부 유전체막 또한 하프니움(Hf) 또는 지르코니움(Zr)을 함유한다. 상기 중간 유전체막은 상기 하부 유전체막보다 더 낮은 전압 의존 정전용량 변화량(voltage dependent capacitance variation)을 보이는 물질막이다.

公开(公告)号：KR1020050114937A

公开(公告)日：2005-12-07

申请号：KR1020040040063

申请日：2004-06-02

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  송민우

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L21/76828 ,  H01L27/10852

Abstract: 반도체 장치의 커패시터를 제조시 발생될 수 있는 결함(defect)을 효과적으로 억제할 수 있는 반도체 장치의 커패시터의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치의 커패시터의 제조 방법은 반도체 기판 상에 제 1 몰드막(mold layer)을 형성하는 단계, 제 1 몰드막의 상부에 식각 스토퍼(etch stopper)를 형성하는 단계, 식각 스토퍼의 상부에 제 2 몰드막을 형성하는 단계, 제 1 몰드막, 식각 스토퍼 및 제 2 몰드막의 소정의 영역을 제거하여 제 1 몰드막, 식각 스토퍼 및 제 2 몰드막의 소정의 영역이 개구된 홀(hole)을 형성하는 단계, 홀이 형성된 상태에서 후속 제 1 전극 형성 온도와 동일하거나 높은 온도로 열처리를 수행하는 단계 및 제 2 몰드막과 홀의 상부에 제 1 전극을 형성하는 단계를 포함한다.

公开(公告)号：KR1020050078609A

公开(公告)日：2005-08-05

申请号：KR1020040006794

申请日：2004-02-02

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  김원홍 ,  송민우

IPC: H01L21/02

CPC classification number: H01J37/32862 ,  B08B7/0035 ,  C23C16/4405 ,  C23F4/00 ,  Y10S134/902 ,  Y10S438/905 ,  Y10T428/12528 ,  Y10T428/24917 ,  Y10T428/31678

Abstract: 촉매층이 형성된 기판을 이용하는 반응챔버의 클리닝 방법을 제공한다. 이 방법은, 클리닝 가스를 활성화시키기 위한 촉매층을 갖는 기판을 마련하는 것을 포함한다. 반응챔버 내에 상기 기판을 인입한다. 상기 반응챔버 내에 클리닝 가스를 공급한다. 상기 반응챔버 내의 오염물을 배기시킨다.

公开(公告)号：KR1020050076982A

公开(公告)日：2005-07-29

申请号：KR1020040004852

申请日：2004-01-26

Applicant: 삼성전자주식회사

Inventor： 권대진 ,  송민우 ,  원석준 ,  정용국 ,  김원홍

IPC: H01L27/04

CPC classification number: H01L28/40 ,  H01L21/02183 ,  H01L21/02332 ,  H01L21/02337 ,  H01L21/0234

Abstract: 고유전막을 갖는 캐패시터 제조방법을 제공한다. 이 방법은 반도체기판 상에 하부전극을 형성한다. 상기 하부전극 상에 제 1 탄탈늄산화막(Ta
2 O
5 )을 형성한다. 상기 제 1 탄탈늄산화막을 갖는 반도체기판을 질소 분위기에서 열처리 또는 플라즈마 처리를 하여 상기 제 1 탄탈늄산화막을 탄탈늄옥시나이트라이드(TaON)막으로 변환시킨다. 상기 탄탈늄옥시나이트라이드막 상에 제 2 탄탈늄산화막을 형성한다. 상기 제 2 탄탈늄산화막을 갖는 반도체기판을 산소 분위기에서 열처리 또는 플라즈마 처리를 행한다. 상기 열처리 또는 플라즈마를 처리한 제 2 탄탈늄산화막 상에 상부전극을 형성한다.