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公开(公告)号：KR1020170019873A
公开(公告)日：2017-02-22
申请号：KR1020150114325
申请日：2015-08-13
Applicant: 삼성전자주식회사
CPC classification number: H04L25/03019 , H04L25/03114 , H04L2025/03535
Abstract: 이퀄라이저장치는이퀄라이저컨트롤러및 복수의이퀄라이저들을포함한다. 이퀄라이저컨트롤러는제어신호에기초하여복수의인에이블신호들, 복수의지연제어신호들및 복수의전압제어신호들을제공한다. 복수의이퀄라이저들은인에이블신호들, 지연제어신호들및 전압제어신호들에기초하여로직회로들사이를연결하는연결노드들에이퀄라이저신호들을제공한다. 본발명에따른이퀄라이저장치는인에이블신호들, 지연제어신호들및 전압제어신호들에기초하여로직회로들사이를연결하는연결노드들에이퀄라이저신호들을제공함으로써심볼간 간섭현상을감소시킬수 있다.
Abstract translation: 均衡器电路可以包括均衡器控制器和多个均衡器。 均衡器控制器可以基于控制信号向单独的均衡器证明单独的使能信号组，延迟控制信号和电压控制信号。 均衡器提供均衡器信号以在单独的逻辑电路对之间分离连接节点。 可以基于接收到的使能信号来选择性地激活均衡器。 均衡器可以包括延迟控制电路和电压控制电路。 延迟控制电路可以延迟接收到的传送信号，以基于接收的延迟控制信号产生延迟的传送信号。 电压控制电路可以基于延迟的传送信号和接收的电压控制信号产生均衡器信号。 均衡器电路可以通过将均衡器信号提供给逻辑电路之间的连接节点来减小集成电路中的符号间干扰。
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公开(公告)号：KR1020160150605A
公开(公告)日：2016-12-30
申请号：KR1020160077753
申请日：2016-06-22
Applicant: 삼성전자주식회사
CPC classification number: H04W36/30 , H04L5/001 , H04W36/0022 , H04W36/0061 , H04W36/0066 , H04W36/0094 , H04W36/04 , H04W36/14 , H04W48/10 , H04W84/12 , H04W24/08 , H04W16/32 , H04W24/10 , H04W84/045 , H04W88/08
Abstract: 본개시는 LTE와같은 4G 통신시스템이후보다높은데이터전송률을지원하기위한 5G 또는 pre-5G 통신시스템에관련된것이다. 셀룰러기지국에의한통신방법이제공된다. 상기셀룰러기지국에의한통신방법은, 상기셀룰러기지국과연관된하나이상의비-셀룰러액세스포인트(AP)들의세트에대한정보를사용자장비(UE)에전송하는동작; 및상기 UE로부터, 상기세트내의적어도하나의 AP에대한측정에기초하여트리거링되는이벤트에대한정보를수신하는동작을포함한다.
Abstract translation: 本公开涉及要提供用于支持超过第四代（4G）通信系统（例如长期演进（LTE））的较高数据速率的前5代（5G）或5G通信系统。 提供了一种蜂窝基站的通信方法。 一种用于由蜂窝基站执行通信的方法包括：将与所述蜂窝基站相关联的一个或多个非蜂窝AP的集合的信息发送给UE，并且基于对至少一个AP的测量来接收关于触发的事件的信息 来自UE的集合。
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公开(公告)号：KR1020160134478A
公开(公告)日：2016-11-23
申请号：KR1020160039801
申请日：2016-03-31
Applicant: 삼성전자주식회사
Abstract: 본개시는 LTE와같은 4G 통신시스템이후보다높은데이터전송률을지원하기위한 5G 또는 pre-5G 통신시스템에관련된것으로, 공유대역을사용하는무선통신시스템에서송신디바이스가데이터를송신하는방법에있어서, 적어도 2개의수신디바이스와설정된링크정보, 송신디바이스의측정치중 적어도하나를기반으로상기공유대역에서다음데이터송신을결정하기위한시구간의길이를결정하는과정과, 상기결정된길이의시구간에서상기공유대역의채널점유여부를확인하는과정과, 상기확인결과에따라다음데이터를송신하는과정을포함한다.
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公开(公告)号：KR1020110040538A
公开(公告)日：2011-04-20
申请号：KR1020090097851
申请日：2009-10-14
Applicant: 삼성전자주식회사
CPC classification number: G11C7/22 , G11C7/222 , G11C7/227 , G11C8/18 , G11C2207/2272
Abstract: PURPOSE: A latency circuit and a semiconductor device including the same are provided to stably generate a latency signal in regardless of the operation of a high frequency and PVT variation. CONSTITUTION: A latency control block(110) delays a delayed synchronous signal. The latency control block generates a plurality of first control clocks. The latency control block generates a second control clock. The second control clock has a certain margin of a read command. An inside read command generator(120) samples the second control clock. The inside read command generator generates an inside read command. A latency signal generating unit(130) generates a latency signal.
Abstract translation: 目的：提供延迟电路和包括该延迟电路的半导体器件，以稳定地生成等待时间信号，而与高频和PVT变化的操作无关。 构成：等待时间控制块（110）延迟延迟的同步信号。 等待时间控制块产生多个第一控制时钟。 等待时间控制块产生第二控制时钟。 第二个控制时钟具有读取命令的一定余量。 内部读命令生成器（120）对第二控制时钟进行采样。 内部读取命令生成器生成内部读取命令。 延迟信号生成单元（130）生成等待时间信号。
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公开(公告)号：KR100833181B1
公开(公告)日：2008-05-28
申请号：KR1020060077121
申请日：2006-08-16
Applicant: 삼성전자주식회사
CPC classification number: G11C7/22 , G11C7/1066 , G11C7/1078 , G11C7/109 , G11C8/18 , G11C11/4076 , G11C11/4093 , G11C2207/2272
Abstract: 본 발명은 큐잉 설계 방식을 이용한 레이턴시 제어 회로 및 방법에 대하여 개시된다. 레이턴시 제어 회로는, 최대한의 추가 레이턴시(AL) 수와 최대한의 기입 레이턴시 수 중 최고값을 칼럼 사이클 지연 시간(tCCD)으로 나눈 값(n, 나머지는 올림)에 기초하여 결정되는 레지스터들로 구성된다. 레이턴시 제어 회로는, 클럭 신호에 응답하여 외부 커맨드에 의해 증가 신호를 발생하고 내부 커맨드에 의해 감소 신호를 발생하고 증가 신호와 감소 신호에 응답하여 심도 포인트 신호들 중 하나를 활성화시키는 FIFO 제어부를 포함한다. 레지스터들은, 증가 신호에 응답하여 외부 커맨드와 함께 입력된 어드레스를 저장하고 이전 어드레스를 쉬프트시킨다. 레이턴시 제어 회로는 활성화된 심도 포인트 신호에 대응되는 레지스터에 저장된 어드레스를 출력한다.
레이턴시 제어, 추가 레이턴시, 기입 레이턴시, 증가 신호, 감소 신호, 심도 포인트 신호-
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公开(公告)号：KR1020080015591A
公开(公告)日：2008-02-20
申请号：KR1020060077121
申请日：2006-08-16
Applicant: 삼성전자주식회사
CPC classification number: G11C7/22 , G11C7/1066 , G11C7/1078 , G11C7/109 , G11C8/18 , G11C11/4076 , G11C11/4093 , G11C2207/2272
Abstract: A circuit for controlling latency by using a queuing design scheme and a method thereof are provided to reduce the number of registers used in controlling the latency, a layout area and power consumption. A circuit for controlling latency by using a queuing design scheme comprises an FIFO controller(310) and a register unit(330). The FIFO controller(310) generates an increased signal by an external command in response to a clock signal, generates a decreased signal by an internal command, and activates one among depth point signals in response to the increased signal and the decreased signal. The register unit(330), comprising registers for shifting previous addresses, stores an address inputted with the external command in response to the increased signal, and outputs addresses stored at the registers in correspondence with the activated depth signal.
Abstract translation: 提供了一种通过使用排队设计方案及其方法来控制等待时间的电路，以减少用于控制等待时间，布局面积和功耗的寄存器数量。 通过使用排队设计方案来控制等待时间的电路包括FIFO控制器（310）和寄存器单元（330）。 FIFO控制器（310）响应于时钟信号通过外部命令产生增加的信号，通过内部命令产生减小的信号，并响应于增加的信号和减小的信号激活深度信号中的一个信号。 寄存器单元（330）包括用于移位先前地址的寄存器，响应于增加的信号存储输入了外部命令的地址，并且根据激活的深度信号输出存储在寄存器中的地址。
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公开(公告)号：KR100564595B1
公开(公告)日：2006-03-28
申请号：KR1020030090943
申请日：2003-12-13
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 위상 보간 스텝의 크기를 선택적으로 변경시키는 DLL이 개시된다. 본 발명에 의한 DLL은 위상 검출기, 제어부, 제1 카운터, 제1 락킹부, 제2 락킹부, 및 보상 지연회로를 구비하는 것을 특징으로 한다. 위상 검출기는 외부 클럭 신호와 기준 클럭 신호의 위상차를 검출하고, 그 검출 신호를 출력한다. 제어부는 검출신호에 응답하여 제1 및 제2 선택 신호들을 출력하고, 검출신호로부터 코스 락킹 동작의 종료 시점을 판단하고, 그 판단 결과에 따라 코스 락킹 종료 신호와 업 다운 신호들을 출력한다. 제1 카운터는 외부 클럭 신호의 사이클 수를 카운팅하고, 그 카운팅 결과에 따라 클럭 정보 신호를 출력한다. 제1 락킹부는 외부 클럭 신호를 제1 설정 시간 단위로 연속적으로 지연시키고, 제1 및 제2 선택 신호들에 응답하여 기수 클럭 신호와 우수 클럭 신호를 출력함으로써 코스 락킹 동작을 수행한다. 제2 락킹부는 기수 클럭 신호와 우수 클럭 신호를 수신하고, 코스 락킹 종료 신호와 업 다운 신호들에 응답하여 제1 화인 락킹 동작을 수행하고, 클럭 정보 신호와 업 다운 신호들에 응답하여 제2 화인 락킹 동작을 수행하여 내부 클럭 신호를 출력한다. 보상 지연회로는 내부 클럭 신호를 제2 설정 시간 동안 지연시켜 기준 클럭 신호를 출력한다. 본 발명에 따른 DLL은 내부 클럭 신호의 지터 성분을 감소시키고 고속으로 락킹 동작을 수행할 수 있는 장점이 있다.
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公开(公告)号：KR100553833B1
公开(公告)日：2006-02-24
申请号：KR1020030096385
申请日：2003-12-24
Applicant: 삼성전자주식회사
Inventor： 정병훈
IPC: G11C8/00
CPC classification number: G11C29/028 , G11C7/22 , G11C7/222 , G11C11/401 , G11C29/02 , G11C29/50012
Abstract: 본 발명은 지연동기회로를 개시한다. 지연동기회로는 인버젼 제어회로를 포함한다. 인버젼 제어회로는 수신 클럭신호와 재생 클럭신호의 위상을 비교하여 재생 클럭신호의 인버젼 여부를 판단하여 상기 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 생성하는 인버젼 판단부와, 개시신호에 동기하여 상기 인버젼 판단신호를 래치하여 인버젼 제어신호를 발생하는 출력 래치부를 포함한다. 따라서, 본 발명에서는 재생클럭신호의 듀티 에러에 의한 인버젼 오판단으로 인한 초기 락킹 오류를 방지할 수 있다.
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公开(公告)号：KR1020060000358A
公开(公告)日：2006-01-06
申请号：KR1020040049168
申请日：2004-06-28
Applicant: 삼성전자주식회사
Abstract: 본 발명은 반도체 메모리 장치 및 이 장치의 신호라인 및 파워라인 배치 방법을 공개한다. 그 장치는 상기 워드라인 인에이블 신호라인들과 동일한 방향으로 배치되는 제 1 신호라인들; 및 상기 컬럼 선택 신호라인들과 동일한 방향으로 배치되는 제 2 신호라인들을 구비하고, 상기 컬럼 선택 신호라인들을 서로 다른 층에 지그재그 형태로 분산 배치하고, 상기 2 신호라인들은 상기 서로 다른 층의 하부 층에 배치하고, 상기 워드라인 인에이블 신호라인들과 제 1 신호라인들은 상기 컬럼 선택 신호라인들과 제 2 신호라인들이 배치되지 않는 층에 배치하는 것을 특징으로 한다. 따라서 반도체 메모리 장치가 고집적화 되어 칩 사이즈가 증가되더라도, 반도체 메모리 장치가 고속으로 동작될 수 있도록 한다.
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公开(公告)号：KR1019980057453A
公开(公告)日：1998-09-25
申请号：KR1019960076743
申请日：1996-12-30
Applicant: 삼성전자주식회사
Abstract: 광전송 장치에서 전송품질의 저하나 장치에 이상 발생시 이를 검출하여 서비스 데이터의 안정적인 전송을 하기 위한 방법이 개시된다. 이러한 장치에서의 서비스 데이터의 전송 방법은, 서비스 데이터를 전송하기 전에 서비스 데이터에 대한 에러 보정을 여유 채널을 이용하여 실시한 후 광선로를 통해 상기 서비스 데이터를 전송하는 것을 특징으로 한다.
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