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公开(公告)号：KR101034895B1
公开(公告)日：2011-05-17
申请号：KR1020090106178
申请日：2009-11-04
Applicant: 한국전기연구원
IPC: H01L29/786 , H01L21/336
Abstract: 본 발명은 탄화규소 전계효과 트랜지스터에 관한 것으로서, 불순물의 농도가 5E18 ~ 5E19 범위의 제1도전형 고농도 탄화규소 기판과; 상기 탄화규소 기판의 상면에 형성되는 불순물의 농도가 5E13 ~ 5E16 범위의 제1도전형 저농도 탄화규소 에피박막층과; 상기 제1도전형 저농도 탄화규소 에피박막층의 표면에 패터닝된 실리콘 단결정 에피박막 마스크를 통해 이온주입을 통해 형성되는 깊이 0.6~1.0㎛이고 불순물의 농도가 1E17~5E17 범위의 제2도전형 웰(well) 영역과; 상기 제2도전형 웰 영역 내부에 자기정렬방법으로 제1도전형 소오스 영역을 형성하기 위해 상기 실리콘 단결정 에피박막 마스크를 열산화공정으로 산화시키고, 상기 열산화 공정을 통해 성장된 실리콘 산화막을 마스크로 하여 제2도전형 웰 영역에 제1도전형 이온을 주입하여 형성되는 제1도전형 소오스 영역과; 상기 실리콘 산화막을 건식 또는 습식식각 공정으로 제거하고 제2도전형 웰 영역과 제1도전형 소오스 영역 사이의 탄화규소 에피박막층 위에 형성되는 게이트 산화막과; 상기 게이트 산화막 위에 폴리실리콘 또는 금속을 이용하여 형성되는 게이트 전극과; 상기 게이트 전극과 제1도전형 소오스 영역을 전기적으로 분리시키기 위한 필드(field) 산화막과; 상기 제1도전형 소오스 영역 위에 소오스와 외부전극을 전기적으로 연결시키기 위해 금속증착을 통해 상기 탄화규소 에피박막층의 소오스 영역에 형성되는 소오스 전극 및 상기 탄화규소 기판 후면에 형성하는 드레인 전극;을 포함하여 구성되는 것을 특징으로 하는 짧은 채널길이를 갖는 탄화규소 전계효과 트랜지스터를 기술적 요지로 한 다. 이에 의해 공정 단가가 저렴하고 실리콘 단결정 에피박막이 이온주입방향에 대해 자연적으로 3°또는 8° 오프된 방향을 가지므로 채널링을 방지할 수 있어 원하지 않는 영역의 이온주입을 방지할 수 있으며 채널길이가 짧으며, 산화시간에 따라 채널길이를 자유롭게 조절할 수 있는 우수한 효과가 있다.
탄화규소, 전계효과 트랜지스터, SiC-MOSFET, 자기정렬, self-align,-
公开(公告)号：KR101034885B1
公开(公告)日：2011-05-17
申请号：KR1020090093693
申请日：2009-10-01
Applicant: 한국전기연구원
Abstract: 본 발명은 디스플레이, 의료용 광원 등에서 사용되는 전계 방출 디바이스에 관한 것으로서, 실리콘 기판 뒷면에 캐소드 전극을 형성하는 (가)단계와; 상기 실리콘 기판 상면에 상기 실리콘 기판 보다는 고농도의 도핑층을 형성하며, 상기 고농도의 도핑층 상면에 순차적으로 제1절연층, 제1게이트 전극층, 제2절연층 및 제2게이트 전극층 형성을 위한 박막층을 형성하고, 그 상면에 실제 디바이스 소자가 형성될 영역에 포토레지스트층을 형성하는 (나)단계와; 습식 식각을 수행하여 상기 포토레지스트층을 마스크 삼아 제2게 트 전극층을 형성하는 (다)단계와; 상기 제2게이트 전극층 형성 후 건식 식각을 수행하여 제2절연층을 형성하는 (라)단계와; 상기 제2절연층 형성 후 상기 (다)단계를 반복하여 제1게이트 전극층을 형성하는 (마)단계와; 상기 제1게이트 전극층을 형성한 후 (라)단계를 반복하여 제1절연층을 형성하는 (바)단계와; 상기 제1절연층 형성 후 실리콘 식각을 통해 나노막대를 형성하는 (사)단계와; 그리고, 상기 포토레지스트층을 제거하는 (아)단계;를 포함하여 이루어지는 것을 특징으로 하는 전계 방출 디바이스의 제조방법 및 이에 의해 제조된 전계 방출 디바이스를 그 기술적 요지로 한다. 이에 의해 2개의 게이트 전극층은 전자의 전계 방출을 유도하고, 방출된 전자의 직진성을 향상시켜 발광효율을 더 높이게 되고, 실리콘 기판에 형성된 나노막대에 의해 낮은 일함수를 갖도록 하고, 전계 집중을 유도하여 전계 방출 효율을 더 높이는 효과가 있으며, 기판 자체에 일함수를 낮추는 나노막대를 형성하여 경제적이면서 고품질의 전계 방출 디바 이스를 제공할 수 있는 이점이 있다.
전계 방출 디바이스 나노막대 게이트 폴리머 절연층-
公开(公告)号：KR1020110040012A
公开(公告)日：2011-04-20
申请号：KR1020090097124
申请日：2009-10-13
Applicant: 한국전기연구원
IPC: H01J1/30
Abstract: PURPOSE: A fabrication method of a field emission devices using micro-masking during plasma etching is provided to fabricate a high density and high output field emission device by forming a tip or a probe, which enables field emission, below a micro mask inside an opening through the etching of a conductive substrate. CONSTITUTION: An insulating film is formed on the upper portion of a conductive substrate(2). A gate electrode(21) having an opening unit(91) is formed on the upper portion of the insulating film, and the conductive substrate is exposed through the opening unit by etching the insulating film. A micro mask is formed on the surface of the conductive substrate. A tip or probe which enables field emission is formed below a micro mask(23) inside the opening unit by etching the conductive substrate.
Abstract translation: 目的：提供在等离子体蚀刻期间使用微掩模的场发射器件的制造方法，以通过形成尖端或探针来制造高密度和高输出场致发射器件，其能够在开口内的微掩模下面进行场发射 通过蚀刻导电衬底。 构成：在导电性基板（2）的上部形成有绝缘膜。 在绝缘膜的上部形成具有开口单元（91）的栅电极（21），并且通过蚀刻绝缘膜使导电基板通过开口单元露出。 在导电性基板的表面上形成有微细掩模。 通过蚀刻导电性基板，在开口部内部的微型掩模（23）的下方形成能够进行场发射的尖端或探针。
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公开(公告)号：KR100977413B1
公开(公告)日：2010-08-24
申请号：KR1020080076299
申请日：2008-08-05
Applicant: 한국전기연구원
IPC: H01L29/73
Abstract: 본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것으로서, 불순물의 농도가 5E18 ~ 5E19cm
-3 범위의 제2도전형 실리콘 기판과; 상기 실리콘 기판의 상면에 형성되는 제1도전형 실리콘 제1에피박막층과; 상기 제1에피박막층의 표면에 형성되며, 두께 0.5 ~ 2㎛의 패터닝된 매몰산화막과; 상기 열산화막과 상기 제1에피박막층 상부에 형성되어 상기 열산화막을 매몰형성시키는 제1도전형 실리콘 제2에피박막층과; 상기 열산화막 상부 영역의 상기 제2에피박막층 내에 형성되는 p-베이스와 n-에미터 영역으로 구성되는 MOSFET 영역과; 상기 MOSFET 영역 상부 및 상기 제2에피박막층 상부에 형성되는 게이트 산화막 및 폴리실리콘 게이트 전극과; 상기 n-에미터 상부에 연속되어 상기 폴리실리콘 게이트 전극 상부에 형성되어 상기 폴리실리콘 게이트 전극과 상기 n-에미터를 전기적으로 절연하기 위한 절연산화막과; 알루미늄 금속의 증착을 통해 상기 n-에미터 영역 상부에 형성되는 에미터 전극 및 상기 실리콘 기판의 후면에 형성되는 콜렉터 전극;을 포함하여 구성되는 것을 특징으로 하는 플레이너형 절연게이트 바이폴라 트랜지스터를 기술적 요지로 한다. 이에 따라, p-베이스 영역의 하부에 형성된 매몰 산화막에 의해 절연게이트 바이폴라 트랜지스터의 게이트에 양의 전압이 인가된 후에 사이리스터 구조를 통한 전류흐름을 방지하여 절연게이트 바이폴라 트랜지스터의 래치-업 특성을 방지하고, 사이리스터 영역으로의 정공 흐름의 방지함으로써 실리콘 기판에서 주입되는 정공으로 인 한 n-드리프트 영역의 전도도변조 효과가 커지게 되어 절연게이트 바이폴라 트랜지스터소자의 온상태 전압강하를 낮게 유지할 수 있는 이점이 있다.
전력반도체 절연게이트 바이폴라 트랜지스터 IGBT 온-전압-
公开(公告)号：KR1020100019122A
公开(公告)日：2010-02-18
申请号：KR1020080077993
申请日：2008-08-08
Applicant: 한국전기연구원
IPC: H01L29/861
CPC classification number: H01L29/45 , H01L29/1608
Abstract: PURPOSE: A method for forming a refractory metal carbide ohmic-contact layer on SIC and a power semiconductor device using the same are provided to form a refractory metal carbide layer by depositing a refractory metal carbide layer on a carbonized layer at the low temperature and performing a heat treatment. CONSTITUTION: A carbonized layer(111) is formed by applying a photoresistor on the upper side of a silicon carbide substrate(100) and performing a heat treatment. A refractory metal layer(120) is selectively formed on the part of the carbonized layer, in which a formation for an ohmic contact is required. A refractory metal carbide layer is formed on the carbonized layer by reacting the refractory metal layer and the carbon of the carbonized layer. Residues of the carbonized layer are removed after formation of the refractory metal carbide layer. The heat treatment is performed for 10 to 30 minutes at 900°C or more.
Abstract translation: 目的：提供一种在SIC上形成难熔金属碳化物欧姆接触层的方法和使用其的功率半导体器件，以通过在低温下在碳化层上沉积难熔金属碳化物层来形成难熔金属碳化物层，并执行 热处理。 构成：通过在碳化硅衬底（100）的上侧上施加光敏电阻并进行热处理来形成碳化层（111）。 难熔金属层（120）选择性地形成在碳化层的需要形成欧姆接触的部分上。 通过使难熔金属层与碳化层的碳反应，在碳化层上形成难熔金属碳化物层。 在形成难熔金属碳化物层之后，去除碳化层的残留物。 在900℃以上进行热处理10〜30分钟。
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Patent Agency Ranking
公开(公告)号：KR1020100016709A
公开(公告)日：2010-02-16
申请号：KR1020080076299
申请日：2008-08-05
Applicant: 한국전기연구원
IPC: H01L29/73
Abstract: PURPOSE: A planar insulated gate bipolar transistor is provided to reduce a latch-up of the insulated gate bipolar transistor by preventing the turn-on of a parasitic thyristor structure. CONSTITUTION: A range of impurity of a second conductive silicon substrate(201) ranges between 5E18 and 5E19 cm. A first conductive silicon first epi layer(202) is formed on an upper side of the second conductive silicon substrate. A buried oxide layer(203) is formed on a surface of the first conductive silicon first epi layer. A first conductive silicon second epi layer(204) is formed on the upper side of the buried oxide layer and the first conductive silicon first epi layer and fills the buried oxide layer. A metal oxide semiconductor field effect transistor region is formed inside the second epi layer and is comprised of a p-base region(205) and an n-emitter region(206). A gate oxide layer(207) and a polysilicon gate electrode(208) are formed on the upper side of the metal oxide semiconductor field effect transistor region and the first conductive silicon second epi layer. An insulation oxide layer is formed on the upper side of the polysilicon gate electrode. An emitter electrode is formed on the upper side of the n-emitter region. A collector electrode is formed on the rear of the second conductive silicon substrate.
Abstract translation: 目的：提供平面绝缘栅双极晶体管，以通过防止寄生晶闸管结构的导通来减少绝缘栅双极晶体管的闩锁。 构成：第二导电硅衬底（201）的杂质范围在5E18和5E19cm之间。 在第二导电硅衬底的上侧形成第一导电硅第一外延层（202）。 在第一导电硅第一外延层的表面上形成掩埋氧化物层（203）。 第一导电硅第二外延层（204）形成在掩埋氧化物层和第一导电硅第一外延层的上侧，并填充掩埋氧化物层。 金属氧化物半导体场效应晶体管区域形成在第二外延层内部并且由p基极区域（205）和n-发射极区域（206）组成。 在金属氧化物半导体场效应晶体管区域和第一导电硅第二外延层的上侧形成栅极氧化物层（207）和多晶硅栅电极（208）。 绝缘氧化物层形成在多晶硅栅电极的上侧。 发射极电极形成在n发射极区域的上侧。 集电极形成在第二导电硅衬底的后面。
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公开(公告)号：KR102198210B1
公开(公告)日：2021-01-04
申请号：KR1020150110836
申请日：2015-08-06
Applicant: 한국전기연구원
Abstract: 본발명은, 산화아연이혼합된열전소재및 그제조방법에있어서, 비스무트(Bi), 텔루륨(Te), 셀레늄(Se)으로이루어진열전소재원료분말및 산화아연(ZnO) 나노분말을혼합및 소결하여 Bi2Te3-xSex-ZnO 나노복합열전소재를형성하는단계를통해제조되는것을기술적요지로한다. (0 ≤ x ≤ 3) 이에의해산화아연을 n-type의 Bi2Te3-xSex 열전소재에혼합하여나노복합열전소재의열전특성이향상되는효과를얻을수 있다. 또한산화아연을혼합함에의해나노복합열전소재의이방성이감소하고, 이를통해부위와관계없이균일한열전특성을가지는나노복합열전소재를얻을수 있다.
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公开(公告)号：KR1020170044305A
公开(公告)日：2017-04-25
申请号：KR1020150143820
申请日：2015-10-15
Applicant: 한국전기연구원
Abstract: 본발명은, 열전필름을이용한수직형열전모듈및 그제조방법에있어서, 복수의기판상부에 p형열전필름및 n형열전필름을각각적층하는단계와; 상기 p형열전필름및 상기 n형열전필름이각각형성된상기기판을적층하여 p형다중층및 n형다중층을각각형성하는단계와; 상기 p형다중층및 상기 n형다중층의최상부와최하부에코팅막을형성하는단계와; 상기 p형다중층및 상기 n형다중층에전극금속을형성하고, 상기코팅막을제거하는단계와; 상기 p형다중층에상기전극금속이형성된 p형레그및 상기 n형다중층에상기전기금속이형성된 n형레그를정렬하여열전모듈을형성하는단계를포함하는것을기술적요지로한다. 이에의해 2차원열전필름을사용하여 3차원수직형열전모듈을제조할수 있으며, 특히초격자와같은 2차원나노구조형성기술을적용가능한효과를얻을수 있다. 또한 2차원미세공정기술플랫폼에열전기술이직접적으로접목될수 있어열전기술의확장성, 실용성및 양산성이획기적으로향상되는효과를얻을수 있다.
Abstract translation: 本发明涉及使用热电薄膜的垂直型热电模块及其制造方法，该方法包括以下步骤：在多个基板上堆叠p型热电薄膜和n型热电薄膜; 通过层叠其上分别形成有p型热电膜和n型热电膜的基板来形成p型多层和n型多层; 在p型多层和n型多层的最上部和最下部形成涂膜; 在所述p型多层和所述n型多层上形成电极金属，并去除所述涂膜; 并且通过使形成在p型多层上的具有电极金属的p型腿和形成在n型多层上的具有电金属的n型腿对准来形成热电模块。 因此，可以使用二维热电薄膜来制造三维立式热电模块，并且特别地，可以应用诸如超晶格的二维纳米结构形成技术。 另外，热电技术可以直接应用于二维微处理技术平台，可以显着提高热电技术的可扩展性，实用性和批量生产能力。
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公开(公告)号：KR1020150031055A
公开(公告)日：2015-03-23
申请号：KR1020130110549
申请日：2013-09-13
Applicant: 한국전기연구원
IPC: G01N27/407
CPC classification number: G01N27/407
Abstract: 본 발명은 고온용 실리콘카바이드 가스센서 및 그 제조방법에 관한 것으로, 실리콘 카바이드(SiC) 기판 일면에 탄탈륨(Ta)을 증착시키고, 산화 공정을 통해 상기 탄탈륨을 산화시켜 산화탄탈륨(Ta
2 O
5 ) 절연체 박막으로 형성시키고, 상기 산화탄탈륨 절연체 박막 상면에는 촉매전극을 형성시키고, 상기 실리콘 카바이드 기판 타면에는 후면전극을 형성시켜 구성되는 고온용 실리콘카바이드 가스센서 제조방법을 기술적 요지로 한다.
그리고 본 발명은 실리콘 카바이드(SiC) 기판과; 상기 실리콘 카바이드 기판 일면에 형성되는 산화탄탈륨(Ta
2 O
5 ) 절연체 박막과; 상기 산화탄탈륨 절연체 박막 상면에 형성된 촉매전극; 그리고, 상기 실리콘 카바이드 기판 타면에 형성된 후면전극;을 포함하여 구성되는 고온용 실리콘카바이드 가스센서를 또한 기술적 요지로 한다. 이에 따라, 실리콘 카바이드 기판 상면에 산화탄탈륨 절연체 박막을 바로 형성시키거나, 탄탈륨(Ta)을 산화시켜 산화탄탈륨(Ta
2 O
5 ) 절연체 박막을 형성시켜 가스센서로 사용함에 의해 고온에서 사용 가능하고, 내열성, 내화학성이 우수한 고온용 실리콘카바이드 가스센서가 형성된다는 이점이 있다.Abstract translation: 本发明涉及一种用于高温的碳化硅气体传感器及其制造方法。 其制造方法包括：在碳化硅（SiC）衬底的一侧上沉积钽（Ta）; 通过氧化氧化钽来形成氧化钽（Ta_2O_5）绝缘体薄膜; 在氧化钽绝缘体薄膜的上侧形成催化剂电极; 以及在所述碳化硅衬底的另一侧上形成后电极。 用于高温的碳化硅气体传感器包括：碳化硅（SiC）衬底; 形成在碳化硅衬底一侧的氧化钽（Ta_2O_5）绝缘体薄膜; 形成在氧化钽绝缘体薄膜的上侧的催化剂电极; 和在碳化硅衬底的另一侧上的后电极。 本发明具有形成耐热性和耐化学性优异的高温碳化硅气体传感器的效果，并且可以在高温下使用在碳化硅衬底的上侧直接形成氧化钽绝缘体薄膜 或通过氧化钽（Ta）形成氧化钽（Ta_2O_5）绝缘体薄膜。
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