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公开(公告)号：KR100738339B1
公开(公告)日：2007-07-12
申请号：KR1020060050043
申请日：2006-06-02
Applicant: 한국전자통신연구원
CPC classification number: H04L69/12
Abstract: 본 발명은 TOE에서 MAC 헤더 생성기를 패킷의 전송 제어부로 사용하여, 메모리를 사용하는 구조에 비해보다 빠르게 패킷을 전송할 수 있는 IP 오프로드의 패킷 전송 장치 및 방법에 관한 것으로, 본 발명은 주제어유닛(MCU) 및 캐쉬 메모리와, MAC 헤더 생성기와, IP 헤더 생성기와, ARP 요청 헤더 생성기와, ARP 응답 헤더 생성기와, TCP 헤더 및 데이터 생성기를 포함하는 IP 오프로드의 패킷 전송 장치에 있어서, 상기 MAC 헤더 생성기가 상기 IP 헤더 생성기로부터 TCP/IP 패킷 전송을 위한 IP 헤더 생성 응답 신호를 수신하면, MAC 헤더를 전송한 후, 상기 IP 헤더 생성기로 IP 헤더의 전송을 시작하도록 IP 헤더 전송을 요청하며, 상기 MAC 헤더 생성기가 상기 ARP 요청 헤더 생성기로부터 ARP 요청 패킷의 전송을 위해 ARP 요청 헤더 생성 응답을 수신하면 MAC 헤더를 전송한 후, 상기 ARP 요청 헤더 생성기로 ARP 요청 헤더 전송을 요청하며, 상기 MAC 헤더 생성기가 상기 ARP 응답 헤더 생성기로부터 ARP 수신 요청을 전달받으면 상기 ARP 응답 헤더 생성기로 ARP 응답 헤더 전송을 요청하며, 상기 MAC 헤더 생성기가 상기 MCU로부터 ICMP 생성 요청을 수신하면 상기 TCP 헤더 및 데이터 생성기로 ICMP 전송을 요청한다.
TCP, IP, TOE, 오프로드, 엔진, MAC, 패킷, 전송-
公开(公告)号：KR100648837B1
公开(公告)日：2006-11-24
申请号：KR1020050116490
申请日：2005-12-01
Applicant: 한국전자통신연구원
CPC classification number: H04L69/16 , H04L1/1854 , H04L1/188 , H04L47/10 , H04L47/193 , H04L47/323 , H04L69/12 , H04L69/161 , H04L69/163
Abstract: Provided is an apparatus for detection timeout of each channel, which is a socket connection, in a Transmission Control Protocol (TCP) Offload Engine (TOE) using TCP accelerating hardware, and a method thereof. The timer managing apparatus of the TOE using the TCP accelerating hardware, including: a command register for receiving a command for a retransmission timer or a delayed ACK timer from an embedded processor of the TOE; a finite state machine (FSM) for storing information of a timer in operation by analyzing the command for the retransmission timer or the delayed ACK timer stored in the command register and controlling an entire operation of the timer managing apparatus; and a timeout checker for checking timeout of a timer in operation by using the stored timer information and notifying the timeout to the FSM.
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公开(公告)号：KR100611742B1
公开(公告)日：2006-08-11
申请号：KR1020050026921
申请日：2005-03-31
Applicant: 한국전자통신연구원
Abstract: 본 발명은 RC 추출에 의한 IBIS 모델의 SPICE 동작모델로의 전환방법에 관한 것으로서, RC 추출에 의해 집적회로 입출력 핀의 동작모델(behavioral model)로 제공되는 IBIS(I/O buffer information specification) 모델을 SPICE 동작모델로 전환한다. 출력 IBIS 모델의 스위칭 소자인 풀업(Pullup) 트랜지스터와 풀다운(Pulldown) 트랜지스터의 SPICE 동작모델 구현에서 정적(Static)인 특성을 저항(Register)으로 모델링하며, 동적(Dynamic)인 특성을 커패시터(Capacitor)로 모델링한다. 저항 값은 풀업, 풀다운 트랜지스터의 전압-전류 테이블에서 추출되며, 커패시터 값은 풀업, 풀다운 트랜지스터의 전압-시간 테이블에서 각각 추출한다.
IBIS, SPICE, 동작모델(Behavioral model), 스위칭 시간계수(Switching time coefficient)Abstract translation: 的发明中，通过在（行为模型）模型所提供的输入 - 输出插脚的集成电路IBIS（I / O缓冲器信息规范）的RC提取操作模型涉及通过RC提取切换SPICE操作模型IBIS模型的方法 切换到SPICE运动模型。 输出IBIS模型的上拉的开关元件（上拉）及型号的晶体管和下拉（下拉）本质上是静态（静态）在所述晶体管的SPICE操作模型实现由一个电阻（寄存器），动态电容器（电容器）的特性（动态） Lt。 在电压上拉的电阻值，下拉晶体管从电流表中提取，所述电压上拉的电容器值，下拉晶体管从表中的每个时间萃取。
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公开(公告)号：KR100586047B1
公开(公告)日：2006-06-08
申请号：KR1020040088766
申请日：2004-11-03
Applicant: 한국전자통신연구원
CPC classification number: H04L25/03866
Abstract: An apparatus and method for scrambling/de-scrambling 16-bit data at a PCI Express protocol are provided. The apparatus includes an 8-bit precedence shift register generator for calculating an 8-bit shift register value, and outputting an 8-bit precedence shift register value through an exclusive OR (XOR) operation with 8-bit input data; and a 16-bit precedence shift register generator for more shifting the 8-bit precedence shift register value by 8 bits, assigning each register value, and outputting a 16-bit precedence shift register value through an exclusive OR (XOR) operation, whereby the 16-bit data is scrambled/de-scrambled at one clock.
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65.发明公开
公开(公告)号：KR1020060039600A
公开(公告)日：2006-05-09
申请号：KR1020040088766
申请日：2004-11-03
Applicant: 한국전자통신연구원
CPC classification number: H04L25/03866
Abstract: An apparatus and method for scrambling/de-scrambling 16-bit data at a PCI Express protocol are provided. The apparatus includes an 8-bit precedence shift register generator for calculating an 8-bit shift register value, and outputting an 8-bit precedence shift register value through an exclusive OR (XOR) operation with 8-bit input data; and a 16-bit precedence shift register generator for more shifting the 8-bit precedence shift register value by 8 bits, assigning each register value, and outputting a 16-bit precedence shift register value through an exclusive OR (XOR) operation, whereby the 16-bit data is scrambled/de-scrambled at one clock.
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Patent Agency Ranking
公开(公告)号：KR1020050067324A
公开(公告)日：2005-07-01
申请号：KR1020030098205
申请日：2003-12-27
Applicant: 한국전자통신연구원
IPC: G06F13/14
Abstract: 본 발명은 마스터/슬레이브 디바이스간의 인터페이스 장치 및 그 방법에 관한 것이다.
본 발명에서는 제1 마스터/슬레이브 디바이스가 마스터 기능을 사용하여 제2 마스터/슬레이브 디바이스에 있는 슬레이브 기능에 억세스를 하기 위해 트랜잭션을 발생시키면, 제1 마스터/슬레이브 디바이스는 상기 제2 마스터/슬레이브 디바이스로 전송할 데이터를 요구 출력 버퍼에 임시 저장한다. 컨트롤 출력 다중화기를 통해 입력 가능 신호를 수신하면, 상기 요구 출력 버퍼에 저장된 데이터를 상기 컨트롤 출력 다중화기 및 주소/데이터 출력 다중화기를 통해 상기 제2 마스터/슬레이브 디바이스로 전송한다. 이에 상기 제2 마스터/슬레이브 다바이스는 상기 제1 마스터/슬레이브 디바이스의 출력 데이터를 요청 입력 버퍼를 통해 수신하여 수신된 출력 데이터에 대응하는 응답 데이터를 생성하여 응답 출력 버퍼에 임시 저장한다. 이후 제1 마스터/슬레이브 디바이스로부터 입력 가능 신호를 수신할 때에 상기 응답 출력 버퍼에 저장된 응답 데이터를 상기 제1 마스터/슬레이브 디바이스로 전송한다. 이러한 본 발명에 따르면, 데드락이 방지되고 클록 속도 보상이 가능하다.-
公开(公告)号：KR1020050064568A
公开(公告)日：2005-06-29
申请号：KR1020030096040
申请日：2003-12-24
Applicant: 한국전자통신연구원
IPC: G06F13/00
CPC classification number: G06F13/4027
Abstract: 본 발명은 온-칩 직렬 주변장치 버스 시스템 및 그 운용방법에 관한 것으로, 특히 고속의 병렬버스를 사용하는 시스템에 복수개의 저속 주변장치를 접속할 경우 저속 주변장치를 접속하기 위한 기존의 병렬 버스 시스템을 직렬 버스화 함으로써, 병렬 버스의 버스폭을 줄임과 동시에 저속 주변장치의 접속 응답 시간을 개선하고, 주변장치 연결 버스 시스템의 동시 천이 빈도를 줄여 전체 시스템의 성능을 향상할 수 있도록 한 온-칩 직렬 주변장치 버스 시스템 및 그 운용방법에 관한 것이다.
본 발명의 온-칩 직렬 주변장치 버스 시스템은, 고속 병렬 시스템 버스를 사용하는 마이크로프로세서 시스템에 있어서, 복수개의 직렬 신호선으로 구성되는 복수개의 직렬 주변장치 버스와 상호 연결된 복수개의 주변장치; 및 상기 직렬 주변장치 버스를 상기 고속 병렬 시스템 버스에 연결하기 위한 온-칩 직렬 주변장치 제어기(P2S Bridge)를 포함하여 이루어진 것을 특징으로 한다.-
公开(公告)号：KR1020030047544A
公开(公告)日：2003-06-18
申请号：KR1020010078194
申请日：2001-12-11
Applicant: 한국전자통신연구원
IPC: G06F13/24
CPC classification number: G06F13/24
Abstract: PURPOSE: A device and method for relaying an interrupt for a communication between processors is provided to transmit an interrupt received by a master processor to a slave processor and generate an interrupt for supporting communication between processors in a system on-chip design having many ARM processors. CONSTITUTION: The second ARM processor executes a master function. The first ARM processor executes a salve function. A vector interrupt control unit(400) selects many interrupt request signals according to priority and transmits the interrupt request signals to the second ARM processor(300). An interrupt relay unit(200) retransmits an interrupt to the first ARM processor(100) designated as a salve process in accordance with a request of the master processor(300) and supports a communication between processors. A master interrupt generation unit(700) is controlled by the master processor(300) and requests an interrupt to the master processor(300) using hardware. A salve interrupt generation unit(800) is controlled by the slave processor(100) and requests an interrupt to the salve processor(100) using hardware. A memory control unit(500) controls a serial port, a timer(600), and a chip external memory access. An internal bus(900) connects the above elements.
Abstract translation: 目的：提供用于中继处理器之间的通信的装置和方法，用于将由主处理器接收的中断发送到从属处理器，并产生用于支持具有许多ARM处理器的系统片上设计的处理器之间的通信的中断 。 构成：第二个ARM处理器执行主功能。 第一个ARM处理器执行一个补全功能。 向量中断控制单元（400）根据优先级选择许多中断请求信号，并将中断请求信号发送给第二ARM处理器（300）。 根据主处理器（300）的请求，中断中继单元（200）向指定为签发进程的第一ARM处理器（100）重传中断，并支持处理器之间的通信。 主中断产生单元（700）由主处理器（300）控制，并使用硬件向主处理器（300）请求中断。 药膏中断产生单元（800）由从属处理器（100）控制，并使用硬件向加药处理器（100）请求中断。 存储器控制单元（500）控制串行端口，定时器（600）和芯片外部存储器存取。 内部总线（900）连接上述元件。
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公开(公告)号：KR100279744B1
公开(公告)日：2001-02-01
申请号：KR1019980044348
申请日：1998-10-22
Applicant: 한국전자통신연구원
IPC: G06F15/76
Abstract: 본 발명은 단일칩 다중처리형 마이크로프로세서에 관한 것이다. 단일칩 다중처리 마이크로프로세서 내부의 프로세서(10a,...,10n) 상호간에 쓰레드 또는 타스크 수준 병렬처리를 효과적으로 지원하기 위하여 동기화 명령어 전용 레지스터 파일(20)을 제공하여 메모리 접근없이 동기화 명령어를 처리할 수 있게 하여 성능을 향상시킨다. 또한 단일칩 다중처리 마이크로프로세서의 경우 복수개의 내부 프로세서들이 각각 서로 다른 명령어 스트림을 처리하므로 칩 외부 정합장치를 통한 전송 요구는 기존의 마이크로프로세서에 비해 훨씬 높아진다. 따라서 고속화가 가능하고 높은 대역폭을 제공하기 위해, 2차 캐쉬 제어기(50), 링 제어기/패킷 버퍼(40), 패킷 송신기(60), 패킷 수신기(80), 임시버퍼(70)로 구성된 단방향 입출력 분리형 링 정합장치를 단일칩 다중처리 마이크로프로세서의 외부 정합장치로서 제공한다.
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公开(公告)号：KR100259906B1
公开(公告)日：2000-06-15
申请号：KR1019970054428
申请日：1997-10-23
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: PURPOSE: A multi-processing microprocessor which has a ring interface unit is provided to guarantee flexible expansibility in forming a system and high speed in data transmission, and remove data congestion, by employing a divided-type ring interface unit, not using a common-bus interface unit. CONSTITUTION: Each of processor cores(1-4) generates a memory read request and a memory write request via an internal bus of a RISC-type microprocessor that includes a primary cache. A secondary cache controller(7) and a ring controller/packet buffer(8) receive the memory requests from the processor cores(1-4). The secondary cache controller(7) determines whether the memory requests refer to the cache. If the memory requests hit the cache, the controller(7) accesses a secondary-cache data RAM via an SRAM controller(6). When the controller(7) determines the memory requests to be errors , or another processor generates a memory update request, the buffer(8) converts these memory requests to packets, and then sends them to a transmitter(9). The transmitter(9) sends the packets to a ring connection network.
Abstract translation: 目的：提供一种具有环形接口单元的多处理微处理器，通过采用分割式环形接口单元，不使用公共接口单元，提供数据传输中形成系统的灵活扩展性和高速数据传输，消除数据拥塞， 总线接口单元。 构成：每个处理器内核（1-4）通过包括主缓存的RISC型微处理器的内部总线产生存储器读请求和存储器写请求。 二级缓存控制器（7）和环形控制器/分组缓冲器（8）从处理器核心（1-4）接收存储器请求。 二级缓存控制器（7）确定存储器请求是否引用高速缓存。 如果存储器请求命中缓存，则控制器（7）经由SRAM控制器（6）访问二次缓存数据RAM。 当控制器（7）确定存储器请求是错误时，或者另一个处理器产生存储器更新请求时，缓冲器（8）将这些存储器请求转换成数据包，然后发送给发送器（9）。 发射机（9）将数据包发送到环形网络。
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