-
公开(公告)号：KR1020050064568A
公开(公告)日：2005-06-29
申请号：KR1020030096040
申请日：2003-12-24
Applicant: 한국전자통신연구원
IPC: G06F13/00
CPC classification number: G06F13/4027
Abstract: 본 발명은 온-칩 직렬 주변장치 버스 시스템 및 그 운용방법에 관한 것으로, 특히 고속의 병렬버스를 사용하는 시스템에 복수개의 저속 주변장치를 접속할 경우 저속 주변장치를 접속하기 위한 기존의 병렬 버스 시스템을 직렬 버스화 함으로써, 병렬 버스의 버스폭을 줄임과 동시에 저속 주변장치의 접속 응답 시간을 개선하고, 주변장치 연결 버스 시스템의 동시 천이 빈도를 줄여 전체 시스템의 성능을 향상할 수 있도록 한 온-칩 직렬 주변장치 버스 시스템 및 그 운용방법에 관한 것이다.
본 발명의 온-칩 직렬 주변장치 버스 시스템은, 고속 병렬 시스템 버스를 사용하는 마이크로프로세서 시스템에 있어서, 복수개의 직렬 신호선으로 구성되는 복수개의 직렬 주변장치 버스와 상호 연결된 복수개의 주변장치; 및 상기 직렬 주변장치 버스를 상기 고속 병렬 시스템 버스에 연결하기 위한 온-칩 직렬 주변장치 제어기(P2S Bridge)를 포함하여 이루어진 것을 특징으로 한다.-
公开(公告)号：KR1020170089678A
公开(公告)日：2017-08-04
申请号：KR1020160010215
申请日：2016-01-27
Applicant: 한국전자통신연구원
CPC classification number: G11C7/106 , G06F9/00 , G06F9/30 , G11C7/1006 , G11C7/1072
Abstract: 처리유닛, 인-메모리데이터처리장치및 방법이개시된다. 본발명에따른인-메모리데이터처리장치는정해진위치에데이터를저장하는메모리, 저장된상기데이터중에서연산에사용할데이터셋을선택하는복수개의셀렉터유닛들, 그리고외부로부터순차적으로인가받은명령어셋과선택된상기데이터셋을이용하여연산을수행하는복수개의처리유닛들을포함한다.
Abstract translation: 公开了处理单元，存储器内数据处理设备和方法。 在根据本发明的存储器中的数据处理值多个选择器单元，并且所选择的数据和指令集依次接收施加来自外部的选择数据集以在存储器中用于操作时，数据被存储到所述数据存储在所述预定位置 以及用于使用该组执行操作的多个处理单元。
-
公开(公告)号：KR1020100113974A
公开(公告)日：2010-10-22
申请号：KR1020100005189
申请日：2010-01-20
Applicant: 한국전자통신연구원
CPC classification number: H03K5/135 , H03K3/0315 , H03K2005/00247
Abstract: PURPOSE: By using the magnetism timing generation combinational logic element guaranteeing the safe operation of counter and ring oscillator the magnetism timing delay device based on in the ring oscillator guarantees the always stable operation. CONSTITUTION: The magnetism timing ring oscillator(120) occurs the inner clock signal. The external input signal is delaid as the clock cycle which is decided by sanctioning the clock signal generated by the signal delay circuit part is the ring oscillator in counter. The magnetism timing ring oscillator is composed in inside of the oscillation combinational logic element(122) for the oscillation of the clock signal and one latch(124).
Abstract translation: 目的：通过使用磁定时生成组合逻辑元件保证计数器和环形振荡器的安全运行，基于环形振荡器的磁性定时延迟器件保证了始终稳定的运行。 构成：磁性定时环形振荡器（120）发生内部时钟信号。 外部输入信号作为时钟周期进行调度，该时钟周期通过对由信号延迟电路部分产生的时钟信号进行判定来确定，这是钟表中的环形振荡器。 磁性定时环形振荡器组成在振荡组合逻辑元件（122）的内部，用于振荡时钟信号和一个锁存器（124）。
-
公开(公告)号：KR100928651B1
公开(公告)日：2009-11-27
申请号：KR1020070132526
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: A sensor node based on an event for low power and an operation method thereof are provided to completely remove a clock which largely affects energy consumption of standby time through an asynchronous design method, thereby minimizing energy consumption. An event sensing unit(410) transmits sensing data obtained through request/response events to an event data processing unit(430). An event transceiving unit(420) delivers the received transmitted data to the event data processing unit. The event transceiving unit transmits an event processing result to the outside. The event data processing unit processes the transmitted sensing data and transmission data.
Abstract translation: 提供基于低功率事件的传感器节点及其操作方法，以通过异步设计方法完全消除对待机时间的能量消耗有很大影响的时钟，从而使能量消耗最小化。 事件感测单元（410）将通过请求/响应事件获得的感测数据发送到事件数据处理单元（430）。 事件收发单元（420）将接收到的传输数据传递给事件数据处理单元。 事件收发单元将事件处理结果发送到外部。 事件数据处理单元处理发送的感测数据和发送数据。
-
公开(公告)号：KR100900963B1
公开(公告)日：2009-06-08
申请号：KR1020070109015
申请日：2007-10-29
Applicant: 한국전자통신연구원
Abstract: 본 발명은 네트워크 프로토콜 패킷 전송을 위한 하드웨어 장치 및 그 방법에 관한 것으로, 운영체제상의 네트워크 프로토콜 스택에 의한 데이터 전송을 소프트웨어적으로 처리하는 종래의 방식과 달리, TOE(TCP Offload Engine) 내부 등에 실장된 전용 하드웨어 장치 및 송신 전용 프로세서에서 구동하는 펌웨어를 통해 하드웨어적으로 처리함으로써, 시스템 내에서 다수의 네트워크 응용 프로그램의 수행 증가로 생성되는 패킷 전송 요청 처리로 인한 시스템의 부하를 감소시키기 위한, 네트워크 프로토콜 패킷 전송을 위한 하드웨어 장치 및 그 방법을 제공하고자 한다.
이를 위하여, 본 발명은 호스트 프로세서로부터의 소켓 리소스 제어 명령, TCP 연결/해제 명령을 저장하기 위한 소켓 리소스 제어 및 TCP 연결/해제 명령 저장 수단; 각 소켓에 상응하는 네트워크 프로토콜 기반의 메시지 전송 명령을 저장하기 위한 메시지 전송 명령 저장 수단; 소켓 정보 및 패킷 전송 정보를 저장하기 위한 소켓 정보 및 패킷 전송 정보 저장 수단; 및 상기 메시지 전송 명령 저장 수단에 저장되어 있는 메시지 전송 명령을 분석하여 필요한 전송 자원을 확인하고, 전송하고자 하는 메시지를 네트워크 패킷 형태로 구성한 후 전송할 데이터를 읽어오고 헤더를 생성하며, 상기 소켓 정보 및 패킷 전송 정보 저장 수단에 소켓 정보 및 패킷 전송 정보를 저장하기 위한 송신 프로세서를 포함한다.
전송제어프로토콜(TCP), TOE(TCP Offload Engine), 송신전용 프로세서, 네트워크 패킷 전송, 전송 펌웨어-
Patent Agency Ranking
公开(公告)号：KR1020080051046A
公开(公告)日：2008-06-10
申请号：KR1020070109015
申请日：2007-10-29
Applicant: 한국전자통신연구원
CPC classification number: H04L69/161 , H04L69/12 , H04L69/28
Abstract: A method and a hardware device for transmitting a network protocol packet are provided to decrease a load on a system by performing a data transmission using a firmware and dedicated hardware implemented in a TOE(TCP Offload engine). A socket resource control/TCP connection/release command storage unit(103) stores a socket resource control command and a TCP(Transfer Control Protocol) connection/release command from a host processor. A message transmission command storage unit(104) stores a message transmission command based on a network protocol corresponding to the respective sockets. A socket information/packet information storage unit(110) stores socket information and packet transmission information. A transmission processor(101) analyzes the message transmission command stored in the message transmission command storage unit, determines required transmission resources, and configures the message to be transmitted according to a network packet format. The transmission processor reads the data to be transmitted, generates a header, and stores the socket information and packet transmission information.
Abstract translation: 提供了用于发送网络协议分组的方法和硬件设备，以通过使用在TOE（TCP卸载引擎）中实现的固件和专用硬件执行数据传输来减少系统上的负载。 套接字资源控制/ TCP连接/释放命令存储单元（103）从主处理器存储套接字资源控制命令和TCP（传输控制协议）连接/释放命令。 消息传输命令存储单元（104）存储基于与各个插座对应的网络协议的消息发送命令。 套接字信息/分组信息存储单元（110）存储套接字信息和分组发送信息。 发送处理器（101）分析存储在消息发送命令存储单元中的消息发送命令，确定所需的发送资源，并根据网络分组格式配置要发送的消息。 发送处理器读取要发送的数据，生成报头，并存储套接字信息和分组发送信息。
-
公开(公告)号：KR100498233B1
公开(公告)日：2005-07-01
申请号：KR1020020066844
申请日：2002-10-31
Applicant: 한국전자통신연구원
IPC: G11C7/00
CPC classification number: G11C8/04
Abstract: 본원발명은 저속의 복수개 메모리를 이용하여 고속의 선입선출 동작을 수행하는 선입선출 메모리 회로는 표준 라이브러리 메모리를 이용한 선입선출 메모리 회로에 관한 것으로, N(N>1) 개의 동기식 듀얼 포트 메모리들로 구성된 메모리 블록과, N 개의 동기식 듀얼 포트 메모리들의 읽기 어드레스를 지정하는 단일 읽기 포인터와, N 개의 메모리들의 쓰기 어드레스를 지정하는 단일 쓰기 포인터와, 읽기/쓰기 어드레스에 따라 N 개의 메모리들 중에서 어느 하나의 메모리를 선택하고, 소스 클럭 신호를 n(n=N, n>1) 분주된 n 개의 읽기/쓰기 클럭 신호로 생성하며, 1/n 주기 차이를 갖는 n 개의 읽기/쓰기 클럭 신호를 상기 선택된 메모리부터 해당 메모리에 직접 분배하여 데이터를 입출력시키는 메모리 제어부를 포함한다.
이와 같이, 본 발명은 주문형 반도체 설계에 있어서 표준 라이브러리(standard cell library)를 이용하여 생성된 저속 메모리로 고속의 선입선출 메모리 구성이 가능하므로, 메모리와 일반 로직 회로의 속도 격차에 따른 선입선출 메모리의 비효율성을 제거하고, 간단하면서도 효율적인 제어회로를 통하여 설계시간의 단축과 공정/설계 변경에 따른 설계 비용을 최소화 할 수 있다.-
公开(公告)号：KR1020040041712A
公开(公告)日：2004-05-20
申请号：KR1020020069556
申请日：2002-11-11
Applicant: 한국전자통신연구원
CPC classification number: H04L1/0061 , H04L1/0045 , H04L49/90 , H04L49/9063
Abstract: PURPOSE: A data packet receiving apparatus and a method thereof are provided to utilize a network communication and bandwidth of an input/output channel to the maximum by smoothly processing high speed packet stream. CONSTITUTION: An inspection logic circuit and a multiplexer receive packet data word(S801). The multiplexer transfers the packet data word to input/output memory units and the inspection logic circuit analyzes the packet data word(S802). Upon analyzing the packet data word, if the packet data word is a header part, the inspection logic circuit performs a packet header processing process, if the packet data word is a data part, the inspection logic circuit performs a packet data and error correction code calculating process, and if it is an end part, the inspection logic circuit compares the calculated error correction code and an error correction code of the end of the packet(S803). It is determined whether an error has been discovered by the inspection logic circuit, and if an error has been discovered, the packet is discarded(S804). If no error has been discovered, an upper processing layer processes packet data words outputted from the input/output memory units(S805). The upper processing layer determines whether an error is discovered(S806). If an error is discovered, the packet is discarded(S807).
Abstract translation: 目的：提供一种数据分组接收装置及其方法，通过平滑处理高速分组流，最大限度地利用输入/输出信道的网络通信和带宽。 构成：检查逻辑电路和复用器接收分组数据字（S801）。 复用器将分组数据字传送到输入/输出存储单元，检查逻辑电路分析分组数据字（S802）。 分析分组数据字时，如果分组数据字是报头部分，则检查逻辑电路执行分组报头处理处理，如果分组数据字是数据部分，则检查逻辑电路执行分组数据和纠错码 计算处理，如果是结束部分，则检查逻辑电路将计算出的纠错码与分组结束的纠错码进行比较（S803）。 确定检查逻辑电路是否发现错误，如果发现错误，则丢弃该数据包（S804）。 如果没有发现错误，则上层处理层处理从输入/输出存储单元输出的分组数据字（S805）。 上层处理层确定是否发现错误（S806）。 如果发现错误，则丢弃该数据包（S807）。
-
公开(公告)号：KR1020160106801A
公开(公告)日：2016-09-13
申请号：KR1020150028990
申请日：2015-03-02
Applicant: 한국전자통신연구원
CPC classification number: Y02D10/16 , G06F1/3243 , G06F1/20
Abstract: 본발명은저전력프로세서를이용한고집적서버에관한것이다. 이에따른본 발명은, 저전력프로세서를이용하여연산기능을수행하는적어도하나의컴퓨터카드, 데이터를저장하는적어도하나의저장부및 상기컴퓨터카드를장착하고고집적서버의제어를위한정보를관리하는베이스보드를포함하는것을특징으로하는저전력프로세서를이용한고집적서버에관한것이다.
Abstract translation: 本发明涉及使用低功率处理器来解决数据中心的功耗问题的综合服务器。 本发明涉及使用低功率处理器的集成服务器，其包括：至少一个计算机卡通过使用低功率处理器执行计算功能; 用于存储数据的至少一个存储单元; 以及用于附接计算机卡的基板，以及管理信息以控制集成服务器。
-
公开(公告)号：KR101173942B1
公开(公告)日：2012-08-14
申请号：KR1020080119279
申请日：2008-11-28
Applicant: 한국전자통신연구원
IPC: H04L7/00
CPC classification number: H04L25/4923
Abstract: 지연 무관 데이터 전송 방식을 이용하여 데이터 전송하는 데이터 전송 장치 및 데이터 전송 방법이 제공된다. 이 데이터 전송 장치 및 데이터 전송 방법은 2-위상 핸드셰이크 프로토콜을 지원하는 지연 무관 데이터 전송방식을 이용하고, 데이터의 전송시 3진 인코딩 방식에 의해 스페이 상태가 없는 3가지 논리 상태로 상기 데이터가 인코딩된다. 이러한 상기 데이터 전송 장치 및 데이터 전송 방법에 의하면, 도선의 길이에 무관하게 데이터가 안전하게 수신측으로 전송되고, 데이터 전송률 측면에서 기존의 4-위상 지연 데이터 전송 방식에 비해 보다 향상된 성능을 제공한다.
-
-
-
-
-
-
-
-
-
Search Results
26
records
(took 0.03 seconds)
