公开(公告)号：KR1019930013981A

公开(公告)日：1993-07-22

申请号：KR1019910025371

申请日：1991-12-30

Applicant: 한국전자통신연구원

Inventor： 김상범 ,  이규호 ,  이훈복 ,  박치항

IPC: G06F3/02

Abstract: 내용 없음

公开(公告)号：KR100062051B1

公开(公告)日：1993-05-18

申请号：KR1019890016416

申请日：1989-11-13

Applicant: 한국전자통신연구원

Inventor： 김강철 ,  이규호 ,  이장선

IPC: G11C19/00 ,  G11C27/04

公开(公告)号：KR100053531B1

公开(公告)日：1992-08-04

申请号：KR1019890019677

申请日：1989-12-27

Applicant: 한국전자통신연구원

Inventor： 이규호 ,  김강철

IPC: G06F13/14

公开(公告)号：KR1019920013159A

公开(公告)日：1992-07-28

申请号：KR1019900021821

申请日：1990-12-26

Applicant: 한국전자통신연구원

Inventor： 김상범 ,  이규호 ,  박치항

IPC: G06F15/16

Abstract: 내용 없음

公开(公告)号：KR100052687B1

公开(公告)日：1992-07-02

申请号：KR1019890019503

申请日：1989-12-26

Applicant: 한국전자통신연구원

Inventor： 이규호 ,  김인홍

IPC: G06F13/38

公开(公告)号：KR1019920004238B1

公开(公告)日：1992-06-25

申请号：KR1019900011199

申请日：1990-07-23

Applicant: 한국전자통신연구원

Inventor： 이규호 ,  김상범 ,  이장선 ,  박치항

IPC: G06F15/16

公开(公告)号：KR100044786B1

公开(公告)日：1991-10-02

申请号：KR1019880015984

申请日：1988-12-01

Applicant: 한국전자통신연구원

Inventor： 이규호

IPC: G06F13/00 ,  G06F12/08

公开(公告)号：KR1019910010528A

公开(公告)日：1991-06-29

申请号：KR1019890016416

申请日：1989-11-13

Applicant: 한국전자통신연구원

Inventor： 김강철 ,  이규호 ,  이장선

IPC: G11C19/00 ,  G11C27/04

Abstract: 내용 없음

公开(公告)号：KR1019910004263B1

公开(公告)日：1991-06-25

申请号：KR1019880015984

申请日：1988-12-01

Applicant: 한국전자통신연구원

Inventor： 이규호

IPC: G06F13/00 ,  G06F12/08

Abstract: The cache memory, consisted of SRAM (static random access memory) , has originally two approaches, i.e. physical address tagged cache virtual address tagged cache. More popular virtual address tagged cache has synonym problem of possible two virtual address for a information. Implementing both table lookaside buffer (TLB)(50) and address inverse translation cache (AITC) (60) memroy solves the synonym problem, which means the physical address is translated into the virtual address and vice versa. And system bus supervisor is an additional structure to the system bus, resulting consistent data flow in multi-processor system. Therefore this architecture solves access time gap between CPU memory and cache memroy rather than using flushing or PID (process ideatifien) in old system.

Abstract translation: 由SRAM（静态随机存取存储器）组成的高速缓冲存储器最初有两种方法，即物理地址标记的高速缓存虚拟地址标记的高速缓存。 更受欢迎的虚拟地址标记的缓存具有可能的两个虚拟地址的信息的同义词问题。 实现表后备缓冲器（TLB）（50）和地址反转换缓存（AITC）（60）memroy解决同义词问题，这意味着物理地址被转换成虚拟地址，反之亦然。 系统总线管理器是系统总线的附加结构，从而在多处理器系统中产生一致的数据流。 因此，这种架构解决了CPU内存和高速缓存memroy之间的访问时间差距，而不是在旧系统中使用冲洗或PID（进程ideatifien）。

公开(公告)号：KR100670793B1

公开(公告)日：2007-01-17

申请号：KR1020040106490

申请日：2004-12-15

Applicant: 한국전자통신연구원

Inventor： 박재우 ,  제동국 ,  최길영 ,  이규호

IPC: H04L12/26

Abstract: 본 발명은 시험대상과 일대일의 단일 네트워크 세션을 연결하면서 단일 프로세서에서 처리할 수 있는 용량보다 큰 시험대상을 시험할 수 있는 네트워크 장비의 호 처리 성능 또는 프로토콜 처리 성능을 시험하기 위한 성능시험 시스템에 관한 것이다.
이를 위한 본 발명은, 시험대상인 SUT(System Under Test)와; 상기 SUT를 시험하기 위해 분산 배치되는 적어도 1개 이상의 단일 시험엔진들; 상기 SUT와 단일 세션 연결되며, 상기 분산 배치된 단일 시험엔진들로부터 메시지를 수집하고 상기 SUT로부터 수신된 메시지를 분산 처리하는 분산처리 시험엔진; 및 상기 단일 시험엔진들과 상기 분산처리 시험엔진을 제어하기 위한 분산처리 제어로직부를 구비한 시험엔진 제어장치를 포함하는 것을 특징으로 한다.