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公开(公告)号：KR1020020025468A
公开(公告)日：2002-04-04
申请号：KR1020000057316
申请日：2000-09-29
Applicant: 한국전자통신연구원
CPC classification number: H04B1/709 , H04B1/7117 , H04J13/20 , H04L1/0631
Abstract: PURPOSE: A demodulator using an STTD(Space Time black coding based Transmit antenna Diversity) decoder for spread spectrum communication is provided to include the STTD decoder for supporting an STTD decoding, and to use one multiplier and one integrator in the STTD decoder, so as to reduce the size and easily perform a variable signal processing by controlling operations of the STTD decoder according to an STTD mode. CONSTITUTION: A code generator(203) is composed of many spread code generators and OVSF(Orthogonal Variable Spreading Factor) code generators. A complex despreader(302) is connected to a channel predictor(213) for outputting many predicted channels, and complex-despreads spread spectrum signals which are sampled at a low speed by using spread codes. A backward channelizer(305) backward-channelizes the despread signals by using OVSF codes. A summer(307) integrates output signals of the backward channelizer(305) as symbol units according to a chip rate enable signal, and outputs the integrated signals. Serial to parallel converters(310,311) store the integrated symbol values of the summer(307), and divide even-numbered and odd-numbered symbols as two-symbol units, then output the divided symbols. An STTD decoder(315) selectively receives the predicted channels and signals of two symbols buffered in the serial to parallel converters(310,311), to perform a complex multiplication, and performs a channel distortion compensation and an STTD decoding. A deskew buffer(321) stores signals decoded in the STTD decoder(315) by arranging time.
Abstract translation: 目的：提供一种使用STTD（空时黑色编码的发射天线分集）解调器进行扩频通信的解调器，包括用于支持STTD解码的STTD解码器，并在STTD解码器中使用一个乘法器和一个积分器，以便 通过根据STTD模式控制STTD解码器的操作来减小尺寸并容易地执行可变信号处理。 构成：代码生成器（203）由许多扩展码发生器和OVSF（正交可变扩频因子）码发生器组成。 复解调器（302）连接到用于输出许多预测信道的信道预测器（213），并且通过使用扩频码对以低速采样的扩频信号进行复扩展。 反向信道化器（305）通过使用OVSF码对解扩信号进行反向信道化。 夏季（307）根据码片使能信号将反向信道化器（305）的输出信号作为符号单位进行积分，并输出积分信号。 串行到并行转换器（310,311）存储加法器（307）的积分符号值，并将偶数和奇数符号划分为双符号单位，然后输出划分的符号。 STTD解码器（315）选择性地接收在串行到并行转换器（310,311）中缓冲的两个符号的预测通道和信号，以执行复数乘法，并执行信道失真补偿和STTD解码。 偏移缓冲器（321）通过布置时间来存储在STTD解码器（315）中解码的信号。
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公开(公告)号：KR1020010047388A
公开(公告)日：2001-06-15
申请号：KR1019990051589
申请日：1999-11-19
Applicant: 한국전자통신연구원
IPC: H04L27/20
CPC classification number: H04L27/2071
Abstract: PURPOSE: A QPSK modulation apparatus and method using multi-bit input RF filter for 4 channels is provided to reduce hardware by half by designing 2 FIR filters processing operations of 4 one bit input 1:4 interpolation FIR filter simultaneously. CONSTITUTION: A pseudo noise(PN) spreading device(304) divides one bit data inputted from 4 channels and divides and PN spreads them to generate 8 one bit data. Two FIR filtering device(305,306) are supplied with the 8 one bit data and execute filtering for pulse shaping. A plurality of multiplier(307-314) multiply the filtering outputs from the FIR filtering device by each gain for the channels and outputs n-bit data. A plurality of adder(315-320) QPSK-modulate the n-bit data output from the multiplier and output I channel signal and Q channel signal.
Abstract translation: 目的：提供4通道多位输入RF滤波器的QPSK调制装置和方法，通过同时设计4个1位4位1：4插值FIR滤波器的2个FIR滤波器处理操作，将硬件减少一半。 构成：伪噪声（PN）扩展装置（304）对从4个信道输入的一个比特数据进行分割，并对它们进行扩频，生成8个一位数据。 两个FIR滤波装置（305,306）被提供8位一位数据，并执行脉冲整形滤波。 多个乘法器（307-314）将来自FIR滤波装置的滤波输出乘以通道的每个增益，并输出n位数据。 多个加法器（315-320）对从乘法器输出的n位数据进行QPSK调制，并输出I通道信号和Q通道信号。
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公开(公告)号：KR100155322B1
公开(公告)日：1998-12-15
申请号：KR1019950042070
申请日：1995-11-17
Applicant: 한국전자통신연구원
IPC: H03K19/00 , H03K19/0175
Abstract: 본 발명은 집적회로에서 인버팅 기능을 갖는 프로그램이 가능한 양방향성 버퍼에 관한 것으로서, 소정 갯수로 입력되는 제어신호의 논리레벨에 따라 스위칭하는 스위칭 수단과, 스위칭 수단에 의해 출력된 입력신호를 인버팅하여 양방향으로 출력하는 인버팅 수단으로 구성되어 임계경로의 지연시간을 줄일 수 있고 칩의 성능을 향상시킬 수가 있는 것이다.
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公开(公告)号：KR100155318B1
公开(公告)日：1998-12-15
申请号：KR1019950039779
申请日：1995-11-04
Applicant: 한국전자통신연구원
Inventor： 조한진
IPC: H03M7/00
Abstract: 본 발명은 현장 가공형 반도체(이하, FPGA라 칭함)에서의 유연한 디코딩 회로에 관한 것으로, 특히 각 채널에서 요구되는 제어선의 수를 출력으로 갖는 지역 디코더를 FPGA의 로직 모듈의 어레이 크기에 따라 배치하도록 된 FPGA에서의 유연한 디코딩 회로에 관한 것으로, 전기적으로 프로그램이 가능한 안티퓨즈; 순차적으로 연결되어 있어 데이타 비트 스트림을 입력받아 제어신호 또는 데이타를 일시 저장하는 다수의 레지스터; 레지스터에 저장되어 있는 소정의 제어신호 및 데이타를 입력받아, 제어신호에 따라 데이타를 디코딩하는 다수의 디코더; 각각의 디코더 출력을 로직모듈 각각에 소정의 형태로 공급하도록 연결된 다수의 제어선을 구비하는 것을 특징으로 하여 FPGA 원판 크기에 따라 디코더의 재설계가 필요치 않는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019960014457B1
公开(公告)日：1996-10-15
申请号：KR1019930029994
申请日：1993-12-27
Applicant: 한국전자통신연구원
Inventor： 조한진
IPC: H01L21/82
Abstract: a plurality of logic modules 20 having respectively programmable arrays 31-34, 41-44 disposed two by two respectively into the horizontal direction and vertical direction; an array module 10 for arranging the plurality of logic modules to a matrix; a plurality of shift registers 19 for respectively generating horizontal/vertical selection signals (HS,VS) and vertical/horizontal enable signals (VE,HE); a plurality of voltage/current supply 40 for respectively providing a voltage/current signal enable to program to one of the horizontal programmable arrays and one of the vertical programmable arrays into the plurality of logic modules by responding the horizontal and vertical selection signals (HS,VS); a plurality of row/column enablers 40 for respectively providing a program enable signal; a first decoder 18a for decoding data pattern provided from an input/output pad and generating a first control signal to select one or more array line elements; a second decoder 18b for decoding the data pattern provided from the input/output pad and generating the second control signal; and a program signal inserting means.
Abstract translation: 分别具有分别设置在水平方向和垂直方向上的可编程阵列31-34,41-44的多个逻辑模块20; 用于将多个逻辑模块布置到矩阵的阵列模块10; 多个移位寄存器19，用于分别产生水平/垂直选择信号（HS，VS）和垂直/水平使能信号（VE，HE）; 用于分别提供电压/电流信号的多个电压/电流源40使得能够通过响应水平和垂直选择信号（HS，S）来编程水平可编程阵列中的一个和垂直可编程阵列中的一个到多个逻辑模块中， VS）; 用于分别提供程序使能信号的多个行/列使能器40; 第一解码器18a，用于对从输入/输出焊盘提供的数据图形进行解码，并生成第一控制信号以选择一个或多个阵列线元件; 第二解码器18b，用于对从输入/输出焊盘提供的数据图形进行解码并产生第二控制信号; 和程序信号插入装置。
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公开(公告)号：KR1019960012717A
公开(公告)日：1996-04-20
申请号：KR1019940022868
申请日：1994-09-10
Applicant: 한국전자통신연구원
Inventor： 조한진
IPC: H03K19/00 , H03K19/173
Abstract: 본 발명은 사용자가 필요에 따라 입/출력을 결정할 뿐만 아니라 입력의 형태 및 출력의 구동 전류도 결정할 수 있는 프로그램이 가능한 입/출력 패드 셀에 관한 것이다.
본 발명의 입력 패드 셀은 입력단(IN)으로부터 출력단(CORE)사이에 접속된 적어도 두개 이상의 인버터(INB1, INB2)체인과, 상기 인버터 체인(chain)의 첫번째 인버터(INB1)의 출력 노드에 드레인이 접속되고, 상기 입력단(IN)에 게이트가 접속되어 있는 제1nmos트랜지스터(Mn1)와, 임계전압을 조정하기 위하여 상기 제1nmos트랜지스터(Mn1)의 소스에 게이트가 연결되고, 파워 노드(VDD)에 드레인이 접속된 제2nmos트랜지스터(Mn2)와, 상기 제2nmos트랜지스터(Mn2)의 소스에 드레인이 접속되고, TTL 제어신호 입력단(TTL)에 게이트가 접속되며, 접지 노드(GND)에 소스가 접속되어 있는 제3nmos트랜지스터(Mn3)로 구성된다.
또한, 본 발명의 출력 패드 셀은 통상의 출력 버퍼에 이밸류에이션(evaluation)트랜지스터를 부가하여 구성되거나, 적어도 하나 이상의 패스 트랜지스터 또는 트랜스미션 게이트를 더 포함하여 구성되거나, 출력 버퍼에 적어도 하나의 논리 게이트를 부가하여 프로그램이 가능한 출력 패드 셀을 구성할 수 있다.-
公开(公告)号：KR1020130071331A
公开(公告)日：2013-06-28
申请号：KR1020120037874
申请日：2012-04-12
Applicant: 한국전자통신연구원
IPC: G06F17/50 , H03K19/177
CPC classification number: G06F17/5077 , H03K19/177
Abstract: PURPOSE: A method for automatically synthesizing a tile wiring structure for FPGA(Field Programmable Gate Array) wiring structure design is provided to automatically synthesize the tile wiring structure in order that an FPGA efficiently wires. CONSTITUTION: Shortest paths of a first tile and a second tile are searched(S130). A wiring pattern is searched corresponding to a search result of the shortest paths. Wiring patterns of first to third tiles are formed corresponding to the search result of the shortest paths. Third tiles are located on the shortest paths. The first to third tiles include the same wiring pattern. [Reference numerals] (AA) Start; (BB, EE, FF, II) No; (CC, DD, GG, HH) Yes; (JJ) End; (S110) Receive wiring structure specifications; (S115) Complex bundle wiring structure?; (S120) Configure a tile wiring graph; (S125) Convert into two point-to-point connection request using the minimum spanning tree; (S130) Search the shortest path on the tile wiring graph; (S135) Generate a bundle structure; (S140) Compose a simple bundle wiring structure; (S145) Bundle wiring structure to be composed is remained?; (S150) Wiring connection requested?; (S155) Configure a 3D wiring grid graph; (S160) Project a cell block and an existing wiring; (S165) Perform a time wiring device; (S170) Wiring connection request remained?
Abstract translation: 目的：提供一种自动合成FPGA（现场可编程门阵列）布线结构设计的瓦片布线结构的方法，自动合成瓦片布线结构，以使FPGA高效布线。 构成：搜索第一瓦片和第二瓦片的最短路径（S130）。 根据最短路径的搜索结果搜索布线图案。 对应于最短路径的搜索结果形成第一至第三瓦片的接线图案。 第三块位于最短路径上。 第一至第三瓦片包括相同的布线图案。 （附图标记）（AA）开始; （BB，EE，FF，II）否; （CC，DD，GG，HH）是; （JJ）结束; （S110）接收布线结构规格; （S115）复束束布线结构？ （S120）配置瓦片接线图; （S125）使用最小生成树转换为两个点对点连接请求; （S130）搜索瓦片接线图上的最短路径; （S135）生成捆绑结构; （S140）构成简单的捆绑布线结构; （S145）待组合的配线结构保持不变 （S150）请求接线连接 （S155）配置3D接线网格图; （S160）投影单元格块和现有布线; （S165）执行时间接线装置; （S170）接线连接请求仍然存在？
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公开(公告)号：KR101118591B1
公开(公告)日：2012-02-27
申请号：KR1020090022974
申请日：2009-03-18
Applicant: 한국전자통신연구원
Abstract: 본 발명은, 분산영상 코딩(DVC : Distributed Video Coding) 디코더의 보조정보 생성부에서 추출된 움직임 데이터를 제2 영상 압축 표준에서 사용하는 형태의 움직임 데이터로 변환하는 움직임 데이터 추출부와, 분산영상 코딩 인코더에서 전처리된 데이터를 상기 제2 영상 압축 표준에서 사용하는 예측 프레임 형태로 변환하는 전처리 데이터 변환부와, 상기 분산영상 코딩 인코더에서 인코딩된 인트라 프레임을 상기 제2 영상 압축 표준에서 사용하는 인트라 프레임 형태로 변환하는 인트라 데이터 변환부, 및 상기 움직임 데이터 추출부, 전처리 데이터 변환부, 및 인트라 데이터 변환부에서 생성된 압축 정보들을 조합하여 압축 데이터로 출력하는 영상 압축 데이터 조합부를 포함하는 트랜스코더를 제공할 수 있다.
분산영상코딩(DVC : distributed video coding), 트랜스코더(transcoder)-
公开(公告)号：KR101107316B1
公开(公告)日：2012-01-20
申请号：KR1020080129420
申请日：2008-12-18
Applicant: 한국전자통신연구원
Abstract: 본 발명은 분산 영상 코덱의 픽셀 인터리빙 방법에 관한 것으로서, 원영상과 이전 영상의 차로 구성된 차영상을 임의의 블록으로 분할하는 단계; 분할한 각 블록에 대한 버스트 에러(Burst Error)의 총합을 구하여 테이블을 생성하는 단계; 및 상기 테이블에서 버스트 에러가 가장 큰 블록과 버스트 에러가 가장 작은 블록을 선택하고, 선택한 블록의 정보를 이용하여 원영상의 두 개의 블록의 픽셀을 픽셀 인터리빙하는 단계를 포함한다.
차영상, 버스트 에러, 픽셀, 인터리빙
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