公开(公告)号：CN100481451C

公开(公告)日：2009-04-22

申请号：CN200410057608.4

申请日：2004-08-20

Applicant: 株式会社瑞萨科技

Inventor： 菅野雄介 ,  水野弘之 ,  入江直彦

IPC: H01L27/00 ,  H03K19/00

CPC classification number: G01R31/318572 ,  G11C5/063 ,  G11C11/417 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/11807 ,  H01L2924/0002 ,  H03K3/356008 ,  H03K3/35625 ,  H03K19/0016 ,  H01L2924/00

Abstract: 本发明提供一种半导体集成电路装置，目的在于在电源关断时保持在此之前的信息的低功耗模式中能进行高速的复归。作为其一种方法，可考虑使用现有的数据保持型的触发器，但为此而产生增大单元等的面积的额外消耗，这是不理想的。解决手段是用比一般的电源干线细的布线形成电源关断时的数据保持用的电源线。较为理想的是，将数据保持电路的电源作为信号线来处理，在自动配置布线时进行布线。为此，在单元中预先与通常的信号线同样地设置上述数据保持电路用电源用的端子来设计。本发明的效果是，在单元中不需要多余的电源线的布局，可谋求节省面积，同时可利用已有的自动配置布线工具来设计。

公开(公告)号：CN100481428C

公开(公告)日：2009-04-22

申请号：CN200610005710.9

申请日：2006-01-06

Applicant: 株式会社瑞萨科技

Inventor： 梶原良一 ,  伊藤和利 ,  键井秀政 ,  冈浩伟 ,  中村弘幸

IPC: H01L23/488 ,  H01L21/60 ,  H01L21/52 ,  B23K35/22 ,  B23K35/26

CPC classification number: H01L23/3735 ,  H01L23/3107 ,  H01L23/3677 ,  H01L23/4334 ,  H01L23/49537 ,  H01L23/49562 ,  H01L23/49575 ,  H01L24/06 ,  H01L24/27 ,  H01L24/29 ,  H01L24/32 ,  H01L24/33 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L24/743 ,  H01L24/78 ,  H01L24/83 ,  H01L24/85 ,  H01L24/97 ,  H01L2224/04042 ,  H01L2224/05553 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/0603 ,  H01L2224/29 ,  H01L2224/291 ,  H01L2224/29101 ,  H01L2224/29111 ,  H01L2224/29294 ,  H01L2224/29298 ,  H01L2224/32245 ,  H01L2224/45124 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/48472 ,  H01L2224/48724 ,  H01L2224/48747 ,  H01L2224/49171 ,  H01L2224/73265 ,  H01L2224/743 ,  H01L2224/78 ,  H01L2224/78301 ,  H01L2224/83192 ,  H01L2224/83206 ,  H01L2224/83385 ,  H01L2224/83801 ,  H01L2224/85181 ,  H01L2224/85205 ,  H01L2224/92 ,  H01L2224/92247 ,  H01L2224/97 ,  H01L2924/00013 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01024 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01051 ,  H01L2924/01073 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/0132 ,  H01L2924/0133 ,  H01L2924/0134 ,  H01L2924/014 ,  H01L2924/10253 ,  H01L2924/12041 ,  H01L2924/181 ,  H01L2924/19043 ,  H01L2924/351 ,  H01L2924/00014 ,  H01L2224/85 ,  H01L2224/83 ,  H01L2924/01039 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2924/01031 ,  H01L2924/01012 ,  H01L2924/01032 ,  H01L2924/01026 ,  H01L2924/01083 ,  H01L2924/3512 ,  H01L2224/29099 ,  H01L2224/29199 ,  H01L2224/29299 ,  H01L2224/2929

Abstract: 本发明的课题是在管芯键合中可使用无铅焊锡。在半导体芯片(1)与Cu合金制的键和焊盘(4)之间配置应力缓冲板(8)，通过用以固相温度大于等于270℃且液相温度小于等于400℃的Sn-Sb-Ag-Cu为主要构成元素的无铅焊锡的接合材料(10、9)接合半导体芯片(1)与应力缓冲板(8)和应力缓冲板(8)与键和焊盘(4)，可使用无铅焊锡进行管芯键合而不发生芯片裂纹。

公开(公告)号：CN100481030C

公开(公告)日：2009-04-22

申请号：CN200410062898.1

申请日：2004-06-25

Applicant: 株式会社瑞萨科技 ,  株式会社瑞萨系统科技

Inventor： 石本真一 ,  宫胁好和 ,  河井伸治 ,  大庭敦

IPC: G06F12/14 ,  G11C16/22

CPC classification number: G06F21/79 ,  G11C7/24

Abstract: 存储层(34)设置在通常的存储区域即存储层(22)以外，不能从外部读出数据。外部输入的信息存储到页面缓冲器(28)。比较电路(37)比较存储层(34)存储的安全信息和页面缓冲器(28)存储的信息，将该比较结果作为状态向外部输出。即使进行了非法拷贝时，由于存储层(34)的信息不能拷贝，因而外部装置通过参照状态，可容易地判定该半导体存储器是否被非法拷贝。

公开(公告)号：CN100476993C

公开(公告)日：2009-04-08

申请号：CN200310101565.0

申请日：2003-10-08

Applicant: 株式会社瑞萨科技

Inventor： 日高秀人

IPC: G11C11/15 ,  G11C7/00

CPC classification number: G11C11/16

Abstract: 当数据写入时，沿对选择位线的数据写入电流的反方向，使抵消该数据写入电流的感应磁场的抵消电流，在相邻选择位线的位线上流过。从而，在这种磁性半导体存储装置中抑制相邻列的存储单元之间的磁场干扰。

公开(公告)号：CN101399258A

公开(公告)日：2009-04-01

申请号：CN200810161939.0

申请日：2008-09-27

Applicant: 株式会社瑞萨科技

Inventor： 三角和幸 ,  畑内和士

IPC: H01L25/00 ,  H01L25/065 ,  H01L23/488 ,  H01L23/495 ,  H01L23/544 ,  H01L23/31

CPC classification number: H01L24/73 ,  H01L2224/05554 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00014

Abstract: 本发明涉及半导体装置。能够得到在下垫板上横向排列地搭载两个芯片时容易进行芯片的对位的半导体装置。在横向排列地配置的第一以及第二下垫板(11)、(12)的周围配置多个内部导线(15)。将第一以及第二芯片(16)、(17)分别搭载在所述第一以及第二下垫板(11)、(12)上。在第一芯片(16)和第二芯片(17)的排列方向上延伸的横条(18)设置在第一以及第二芯片(16)、(17)与多个内部导线(15)之间。通过多个引线(20)，分别连接第一以及第二芯片(16)、(17)与多个内部导线(15)，连接第一芯片(16)和第二芯片(17)。这些由树脂(21)密封。在横条(18)上，在第一芯片(16)和第二芯片(17)的排列方向上，在相当于第一芯片和第二芯片之间的位置上，设置突起(19)作为标记。

公开(公告)号：CN101388389A

公开(公告)日：2009-03-18

申请号：CN200810210916.4

申请日：2008-08-12

Applicant: 株式会社瑞萨科技

Inventor： 石川智和 ,  冈田三香子

IPC: H01L25/18 ,  H01L23/488 ,  H01L23/498 ,  H01L23/544

CPC classification number: H01L21/50 ,  H01L22/32 ,  H01L23/498 ,  H01L24/73 ,  H01L25/105 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2224/16238 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48225 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06575 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/3511 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明提供一种半导体器件，该半导体器件具有以多段的方式层叠了多个半导体封装的封装上封装(POP)结构，它促进了半导体器件的小型化和高性能化。在用于外部输入/输出的导电焊盘的外面配置了用于确定微计算机芯片与存储器芯片的导电状态的质量的测试导电焊盘，由此缩短了连接微计算机芯片和存储器芯片的导线的路径的长度。并且，把微计算机芯片和存储器芯片连接到测试导电焊盘上的导线与要与微计算机芯片连接的两行导电焊盘中的外侧的行中的焊盘连接。

公开(公告)号：CN101388351A

公开(公告)日：2009-03-18

申请号：CN200810168597.5

申请日：2006-09-29

Applicant: 株式会社瑞萨科技

Inventor： 吉冈明彦 ,  铃木进也

IPC: H01L21/60 ,  H01L23/485

CPC classification number: H01L27/124 ,  G02F1/13452 ,  H01L21/50 ,  H01L23/3157 ,  H01L23/48 ,  H01L23/485 ,  H01L23/522 ,  H01L24/11 ,  H01L24/13 ,  H01L24/83 ,  H01L2021/60232 ,  H01L2021/60262 ,  H01L2224/0401 ,  H01L2224/0603 ,  H01L2224/1147 ,  H01L2224/13027 ,  H01L2224/13099 ,  H01L2224/1403 ,  H01L2224/14104 ,  H01L2224/16105 ,  H01L2224/29075 ,  H01L2224/2929 ,  H01L2224/293 ,  H01L2224/45124 ,  H01L2224/73203 ,  H01L2224/73204 ,  H01L2224/83851 ,  H01L2924/0001 ,  H01L2924/00011 ,  H01L2924/00012 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/1306 ,  H01L2924/14 ,  H01L2924/15788 ,  H01L2924/19043 ,  H01L2924/00 ,  H01L2224/48

Abstract: 一种可以减小半导体芯片的尺寸的半导体器件制造技术。首先，在绝缘膜上方形成焊盘和其他导线。在包括焊盘和导线的绝缘膜上方形成表面保护膜，并且在表面保护膜中制作开口。该开口位于焊盘上方并露出该焊盘的表面。在包括开口的表面保护层上方形成凸点电极。在此，焊盘小于凸点电极。因此，在与焊盘的同一层中的凸点电极的正下方布置导线。换句话说，在由于焊盘足够小而变得可用的空间中布置导线。

公开(公告)号：CN101383564A

公开(公告)日：2009-03-11

申请号：CN200810146342.9

申请日：2008-08-25

Applicant: 株式会社瑞萨科技

Inventor： 铃木尚礼 ,  能登原保夫 ,  远藤常博 ,  毛利裕二

IPC: H02M7/48

CPC classification number: H03K7/08 ,  G06F1/025 ,  H02P27/08

Abstract: 一种半导体集成电路、PWM信号输出装置及电力变换控制装置，提供能够补偿主要由开关元件中的电压下降引起的电压误差的同时管理PWM信号的转换定时、能够将软件运算负荷的增减以及硬件电路的追加部分抑制到最小限度的PWM调制形电力变换器的控制技术。在具有产生PWM信号的PWM信号产生机构的半导体集成电路中，作为PWM定时器单元(100)具有：对从外部比PWM信号延迟输入的脉冲信号的脉冲宽度进行计数的计数器(103A)、与PWM信号同步地取入计数器(103A)的计数器值的寄存器(103B)、以及将成为从外部输入的脉冲信号的源信号的模拟信号变换为数字信号的A/D变换机构(104)。

公开(公告)号：CN100469066C

公开(公告)日：2009-03-11

申请号：CN200410056420.8

申请日：2004-08-06

Applicant: 株式会社瑞萨科技

Inventor： 石桥敦彦 ,  藤野康弘

IPC: H04L25/02

CPC classification number: G01R31/025 ,  G01R31/317 ,  H03K3/037

Abstract: 本发明提供可检测出传送差动时钟信号的信号线的断线与短路的断线与短路检测电路。差动缓冲部(DB1)中设有：对从输入端(PADI)输入的非反相时钟信号和从输入端(PADR)输入的反相时钟信号进行比较的第一比较器，对非反相时钟信号和参考电位(Vref)进行比较的第二比较器，以及对反相时钟信号和参考电位(Vref)进行比较的第三比较器，其各自的输出分别设为Y、YI、YR。非反相时钟信号或反相时钟信号的任一信号线断线或与逻辑值Low的接地电位(VSS)短路时，第二与第三比较器输出的逻辑值在非反相时钟信号或反相时钟信号的一周期内会长时间相等。从而，在第二D-触发器电路(F2a)求反了输出信号[CD]时，可判断为发生了断线或短路。

公开(公告)号：CN101364767A

公开(公告)日：2009-02-11

申请号：CN200810131574.7

申请日：2008-07-17

Applicant: 株式会社瑞萨科技

Inventor： 工藤良太郎

IPC: H02M3/10 ,  H02M3/156

CPC classification number: H02M3/1584 ,  H01L24/06 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/05554 ,  H01L2224/0603 ,  H01L2224/451 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/4903 ,  H01L2224/49111 ,  H01L2224/49113 ,  H01L2224/49431 ,  H01L2924/00014 ,  H01L2924/12032 ,  H01L2924/13091 ,  H01L2924/14 ,  H02M2001/007 ,  H01L2224/45099 ,  H01L2924/00

Abstract: 本发明的目的是提供一种在低功耗情况下实现高速响应、稳定操作以及低输出纹波的电源装置。第一级开关调节器接收输入电压并形成第一电压。第二级开关调节器接收该第一电压并形成第二电压。第二级开关调节器包括N相(N为2或更多)开关调节器，并且第一电压被设置为该第二电压的目标值的N倍。该输入电压被设置为高于该第一电压。