公开(公告)号：CN100481030C

公开(公告)日：2009-04-22

申请号：CN200410062898.1

申请日：2004-06-25

Applicant: 株式会社瑞萨科技 ,  株式会社瑞萨系统科技

Inventor： 石本真一 ,  宫胁好和 ,  河井伸治 ,  大庭敦

IPC: G06F12/14 ,  G11C16/22

CPC classification number: G06F21/79 ,  G11C7/24

Abstract: 存储层(34)设置在通常的存储区域即存储层(22)以外，不能从外部读出数据。外部输入的信息存储到页面缓冲器(28)。比较电路(37)比较存储层(34)存储的安全信息和页面缓冲器(28)存储的信息，将该比较结果作为状态向外部输出。即使进行了非法拷贝时，由于存储层(34)的信息不能拷贝，因而外部装置通过参照状态，可容易地判定该半导体存储器是否被非法拷贝。

公开(公告)号：CN1577628A

公开(公告)日：2005-02-09

申请号：CN200410062898.1

申请日：2004-06-25

Applicant: 株式会社瑞萨科技 ,  株式会社瑞萨系统科技

Inventor： 石本真一 ,  宫胁好和 ,  河井伸治 ,  大庭敦

IPC: G11C16/22 ,  G06F12/14

CPC classification number: G06F21/79 ,  G11C7/24

Abstract: 存储层(34)设置在通常的存储区域即存储层(22)以外，不能从外部读出数据。外部输入的信息存储到页面缓冲器(28)。比较电路(37)比较存储层(34)存储的安全信息和页面缓冲器(28)存储的信息，将该比较结果作为状态向外部输出。即使进行了非法拷贝时，由于存储层(34)的信息不能拷贝，因而外部装置通过参照状态，可容易地判定该半导体存储器是否被非法拷贝。

公开(公告)号：CN100392760C

公开(公告)日：2008-06-04

申请号：CN03158901.4

申请日：2003-09-08

Applicant: 株式会社瑞萨科技 ,  株式会社瑞萨电子元件设计

Inventor： 白子典彦 ,  大庭敦 ,  吉村芳正 ,  中山武志

IPC: G11C11/34 ,  H01L23/00

CPC classification number: G11C7/22 ,  G11C7/1006 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4096

Abstract: 本发明提供一种内部数据传送过程中在外部CPU请求传送时能够进行冲突仲裁的，其闪速存储器和伪SRAM设于MCP内的半导体存储装置。在闪速存储器60和内装伪SRAM40的RAM10设于MCP的半导体装置中，作为对伪SRAM40的控制信号，规定控制闪速存储器60与伪SRAM40之间的数据传送的内部传送用控制信号和控制外部CPU70与伪SRAM40之间的数据传送的外部传送用控制信号。在闪速存储器60与伪SRAM40之间的内部数据传送过程中，外部CPU70向伪SRAM40请求存取时，RAM10内的闪速控制器20控制内部传送用控制信号，以中断其内部数据传送。

公开(公告)号：CN1495795A

公开(公告)日：2004-05-12

申请号：CN03158901.4

申请日：2003-09-08

Applicant: 株式会社瑞萨科技 ,  株式会社瑞萨电子元件设计

Inventor： 白子典彦 ,  大庭敦 ,  吉村芳正 ,  中山武志

IPC: G11C11/34 ,  H01L23/00

CPC classification number: G11C7/22 ,  G11C7/1006 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4096

Abstract: 本发明提供一种内部数据传送过程中在外部CPU请求传送时能够进行冲突仲裁的，其闪速存储器和伪SRAM设于MCP内的半导体存储装置。在闪速存储器60和内装伪SRAM40的RAM10设于MCP的半导体装置中，作为对伪SRAM40的控制信号，规定控制闪速存储器60与伪SRAM40之间的数据传送的内部传送用控制信号和控制外部CPU70与伪SRAM40之间的数据传送的外部传送用控制信号。在闪速存储器60与伪SRAM40之间的内部数据传送过程中，外部CPU70向伪SRAM40请求存取时，RAM10内的闪速控制器20控制内部传送用控制信号，以中断其内部数据传送。