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公开(公告)号：FR3152897A1
公开(公告)日：2025-03-14
申请号：FR2309402
申请日：2023-09-07
Applicant: ST MICROELECTRONICS INT NV
Inventor： ARNOULD PATRICK
Abstract: Compteur de durée La présente description concerne un circuit de gestion (150) d'un premier signal d'horloge (Timer_Clk) synchronisant un compteur de durée (130) adapté à être commandé par un processeur (110) synchronisé par un deuxième signal d'horloge (Main_Clk), dans lequel : - quand ledit processeur (110) est éteint, ledit premier signal d'horloge (Timer_Clk) est égal à un troisième signal d'horloge (LFO_Clk) dont la fréquence est inférieure à la fréquence dudit deuxième signal d'horloge (Main_Clk) ; et - quand ledit processeur (110) est allumé, ledit premier signal d'horloge (Timer_Clk) est égal à un quatrième signal présentant un front montant à chaque front montant dudit deuxième signal d'horloge (Main_Clk) suivant directement un front montant dudit troisième signal d'horloge (LFO_Clk). Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3152688A1
公开(公告)日：2025-03-07
申请号：FR2309057
申请日：2023-08-29
Applicant: ST MICROELECTRONICS INT NV
Inventor： MONTAUDON FRANCK , BOULEMNAKHER MOUNIR , GOULIER JULIEN
Abstract: Circuit de démodulation NFC La présente description concerne un circuit d’amplification comprenant un circuit amplificateur (210) comprenant un amplificateur opérationnel (212) et configuré pour amplifier un signal à démoduler et comprenant une boucle de contre-réaction (214) dont une valeur de résistance varie de façon discrète en fonction d’un niveau d’un nœud de sortie (NVAOP) dudit circuit amplificateur (210) par rapport à un ou des seuils (VREFP1, VREFN1, VREFP2, VREFN2) définissant une ou des plages de fonctionnement hors saturation du circuit amplificateur (210). Figure pour l'abrégé : Fig. 4
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公开(公告)号：FR3152640A1
公开(公告)日：2025-03-07
申请号：FR2309013
申请日：2023-08-28
Applicant: ST MICROELECTRONICS INT NV
Inventor： LANOIS FREDERIC
Abstract: Composant vertical de puissance La présente description concerne un composant vertical de puissance (300) formé dans et sur un substrat semiconducteur (101) dopé d’un premier type de conductivité et revêtu, sur sa face supérieure, d’une couche semiconductrice (103) dopée du premier type de conductivité, le composant (300) comprenant : – une région active (100A) ; et – des premier et deuxième groupes (S1, S2) de premiers anneaux (GR) concentriques de limitation de champ entourant la région active (100A), chaque premier anneau (GR) comprenant une première région semiconductrice (105P) dopée d’un deuxième type de conductivité, opposé au premier type de conductivité, s’étendant verticalement dans l’épaisseur de la couche semiconductrice (103) depuis sa face supérieure ; et – un deuxième anneau (LGR) de limitation de champ interposé latéralement entre les premier et deuxième groupes (S1, S2) de premiers anneaux (GR) de limitation de champ, le deuxième anneau (LGR) comprenant une deuxième région semiconductrice (305P) dopée du deuxième type de conductivité s’étendant verticalement dans l’épaisseur de la couche semiconductrice (103) depuis sa face supérieure,dans lequel la deuxième région semiconductrice (305P) présente une largeur au moins trois fois plus importante que celle de la première région semiconductrice (105P) la plus large. Figure pour l’abrégé : Fig. 3
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公开(公告)号：FR3146759B1
公开(公告)日：2025-02-28
申请号：FR2302482
申请日：2023-03-17
Applicant: ST MICROELECTRONICS INT NV
Inventor： GUITTON FABRICE
IPC: H01L23/60
Abstract: Dispositif de protection contre des décharges électrostatiques La présente description concerne un dispositif (200) pseudo-bidirectionnel de protection contre des décharges électrostatiques, comprenant : – des première et deuxième diodes (101-1, 101-2) reliant respectivement des première et deuxième bornes (103-1, 103-2) à un même nœud interne (105) du dispositif ; et – une troisième diode (107) reliant le nœud interne (105) à une troisième borne (109) d’application d’un potentiel de référence,dans lequel la troisième diode (107) présente une capacité supérieure à celle des première et deuxième diodes (101-1, 101-2), le dispositif comportant en outre des premier et deuxième éléments capacitifs (201-1, 201-2) connectés respectivement en parallèle des première et deuxième diodes (101-1, 101-2). Figure pour l’abrégé : Fig. 2
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公开(公告)号：FR3152204A1
公开(公告)日：2025-02-21
申请号：FR2308725
申请日：2023-08-16
Applicant: ST MICROELECTRONICS INT NV
Inventor： LAGARDE JEAN-PIERRE
Abstract: Dispositif de communication radiofréquence Dispositif (100) de communication radiofréquence comprenant un générateur de signal d’horloge (106) configuré pour délivrer un signal d’horloge, basé sur une base de temps commune à un mode de communication et à un mode de veille, à partir d’un premier signal de référence (LSE,LSI) et d’un deuxième signal de référence (HSE). Figure pour l'abrégé : Fig. 2
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Patent Agency Ranking
公开(公告)号：FR3152202A1
公开(公告)日：2025-02-21
申请号：FR2308742
申请日：2023-08-17
Applicant: ST MICROELECTRONICS INT NV
Inventor： MARGARIA LUCILE , ALARY PHILIPPE , MERCIER JULIEN
Abstract: Procédé de débogage mis en oeuvre par un dispositif NFC La présente description concerne un procédé de débogage mis en oeuvre par un premier dispositif NFC (110) comprenant : stocker, dans une mémoire du premier dispositif NFC (110), un ou plusieurs paramètres, associés au fonctionnement du premier dispositif (110) lors d’une communication avec un deuxième dispositif NFC (150) distant. Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3152098A1
公开(公告)日：2025-02-14
申请号：FR2308606
申请日：2023-08-09
Applicant: ST MICROELECTRONICS INT NV
Inventor： MEKKI ABDESSAMED , SIMONY LAURENT
IPC: H03F3/00
Abstract: Générateur de rampe de tension La présente description concerne un circuit, ou un procédé dans un circuit, comprenant : un premier réseau de capacités (3) comprenant n éléments capacitifs nominalement égaux (Ci) ayant chacun une première électrode reliée, par l'intermédiaire de commutateurs respectifs (Ki), soit à une tension de référence (VREF), soit à la masse ; un amplificateur différentiel ayant une première entrée (-) reliée à une sortie (21) dudit premier convertisseur, une deuxième entrée (+) mise à la masse, et une sortie (28) fournissant une rampe de tension (VRAMP) ; un circuit de rétroaction capacitif reliant la sortie dudit amplificateur différentiel à ladite première entrée ; et un deuxième réseau de capacités (4) dont une sortie est reliée à la première entrée (-) de l'amplificateur différentiel (25), les éléments capacitifs étant organisés en ensembles et le procédé comprenant en outre le couplage commandé, ensemble par ensemble, de deuxièmes électrodes des éléments capacitifs à ladite première entrée de l'amplificateur. Figure abstraite : Fig. 3
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公开(公告)号：FR3151418A1
公开(公告)日：2025-01-24
申请号：FR2307671
申请日：2023-07-18
Applicant: ST MICROELECTRONICS INT NV
Inventor： MOENECLAEY NICOLAS , TROUSSEL GILLES , TOURNIOL CHRISTOPHE
Abstract: Dispositif de réception pour bus bifilaire La présente description concerne un dispositif comprenant des premier et deuxième ponts diviseurs résistifs identiques (102, 104) connectés entre un noeud de référence (106) et, respectivement, des premier et deuxième noeuds (108, 110) couplés respectivement à des première et deuxième bornes (100H, 100L), le dispositif comprenant en outre des troisième et quatrième ponts diviseurs résistifs identiques (300, 302) connectés entre un noeud d'alimentation (112) et respectivement les premier et deuxième noeuds. Un circuit de lecture (LECT') du dispositif est connecté à un noeud intermédiaire (116) du deuxième pont (104), à un noeud intermédiaire (114) correspondant du premier pont (102), à un noeud intermédiaire (306) du quatrième pont (302) ; et à un noeud intermédiaire (304) correspondant du troisième pont (300). Figure pour l'abrégé : Fig. 3
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公开(公告)号：FR3150314A1
公开(公告)日：2024-12-27
申请号：FR2306551
申请日：2023-06-23
Applicant: ST MICROELECTRONICS INT NV
Inventor： OLLIVRY SANDRINE , LINK JEAN-FRANCOIS
IPC: G06F1/04
Abstract: Un convertisseur analogique numérique (ADC1) est cadençable par un signal d’horloge convertisseur (CLKADC). Un premier signal d’horloge (CLKT) a une fréquence multiple de la fréquence du signal d’horloge convertisseur. Un compteur (CNT), cadençable au rythme du premier signal d’horloge, a une période de comptage multiple de la période du signal d’horloge convertisseur. Des moyens de traitement (MTR) sont configurés pour commander le convertisseur à partir du signal de comptage délivré par le compteur, et possèdent un premier mode de fonctionnement (ADS=1) dans lequel ils sont en outre configurés pour cadencer le compteur de façon synchrone avec le signal d’horloge convertisseur et pour délivrer à partir du signal de comptage, un premier signal de commande de conversion (TRGS) du convertisseur, périodique ayant une période multiple de la période du signal d’horloge convertisseur et une première différence de phase constante avec le signal d’horloge convertisseur (CLKADC). Figure pour l’abrégé : Fig 1
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80.发明专利
公开(公告)号：FR3150312A1
公开(公告)日：2024-12-27
申请号：FR2306660
申请日：2023-06-26
Applicant: ST MICROELECTRONICS INT NV
Inventor： COUET JEAN-YVES
Abstract: Procédé de polarisation d’au moins un premier module électronique à partir d’un premier courant de polarisation continu, ledit au moins un premier module (MDi) étant alimenté par une tension d’alimentation (Vdd) ayant des valeurs réelles dispersées autour d’une valeur nominale, ledit au moins un premier module ayant au moins un premier paramètre physique dont la valeur peut subir une variation résultant de ladite dispersion de valeurs de tension, le procédé comprenant une compensation en boucle ouverte de ladite dispersion des valeurs de tension comportant une élaboration d’un premier courant corrigé (IREF_corr) à partir d’un courant de référence et d’un premier coefficient de correction (GFF) déterminé à partir de la variation de la valeur dudit au moins un premier paramètre physique, résultant de ladite dispersion des valeurs de tension, et une élaboration du premier courant de polarisation (IREF_i) à partir du premier courant corrigé. Figure pour l’abrégé : Fig 3
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