公开(公告)号：KR100843138B1

公开(公告)日：2008-07-02

申请号：KR1020060110491

申请日：2006-11-09

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 김재학 ,  박완재 ,  린,이-슝

IPC: H01L21/28 ,  H01L21/768

CPC classification number: H01L21/76808 ,  H01L21/31144 ,  H01L21/76811

Abstract: 본 발명은 이중 다마신 공정을 이용하여 저유전율 물질층(low-k materials) 내에 콘택 구조를 형성하는 방법에 관한 것으로 이중 다마신 공정을 이용한 비아 형성 방법은 저유전율 물질층 내에 리세스부를 형성하고, 리세스부 내에 있는 저유전율 물질층을 덮도록 리세스부의 전체 측벽 상에 보호 스페이서층을 형성하고, 보호 스페이서층 상에 리세스부를 채우는 대상물질층을 형성하고, 리세스부 내에 있는 저유전율 물질층을 덮도록 리세스부의 전체 측벽 상에 있는 보호 스페이서층을 유지하면서, 에싱(ashing) 공정을 이용하여 저유전율 물질층 내 리세스부로부터 대상물질층을 제거하는 것을 포함한다.
이중 다마신 공정, 콘택 구조, 저유전율 물질층, 에싱 공정

公开(公告)号：KR1020080022503A

公开(公告)日：2008-03-11

申请号：KR1020070087302

申请日：2007-08-29

Applicant: 삼성전자주식회사 ,  인터내셔널 비지니스 머신즈 코포레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 김재학 ,  레스타이노,대릴디. ,  위도도,존니

IPC: H01L21/28 ,  H01L21/3205

CPC classification number: H01L21/76834 ,  H01L21/02164 ,  H01L21/02271 ,  H01L21/31608 ,  H01L21/31633 ,  H01L21/76807 ,  H01L21/76832

Abstract: A method for forming a dual-damascene interconnect structure using an adhesion layer having high internal compressive stress and a structure formed thereby are provided to reduce damage and absorption of moisture during a back-end process by forming the adhesion layer having the high internal compressive stress. A first electrical conducting structure is formed on a semiconductor substrate(110). An electrical insulating adhesive layer(160) having internal compressive stress of 150MPa and more is formed on the first electrical conducting structure. An opening(210) for exposing the first electrical conducting structure is defined within the electrical insulating adhesive layer by etching selectively the electrical insulating adhesive layer. The opening is buried with a second electrical conducting structure. In the process for forming the electrical insulating adhesive layer, a silicon dioxide adhesion layer is deposited on the first electrical conducting structure by using a source gas including octamethylcyclotetrasilane and He.

Abstract translation: 提供一种使用具有高内压缩应力的粘合层和由此形成的结构形成双镶嵌互连结构的方法，以通过形成具有高内部压应力的粘合层来减少后端工艺中的水分的损伤和吸收 。 第一导电结构形成在半导体衬底（110）上。 在第一导电结构上形成具有150MPa以上的内部压缩应力的电绝缘性粘合剂层（160）。 通过选择性地蚀刻电绝缘粘合剂层，在电绝缘粘合剂层内限定用于暴露第一导电结构的开口（210）。 开口用第二导电结构掩埋。 在形成电绝缘粘合剂层的过程中，通过使用包括八甲基环四硅烷和He的源气体，在第一导电结构上沉积二氧化硅粘合层。

公开(公告)号：KR100632473B1

公开(公告)日：2006-10-09

申请号：KR1020040061163

申请日：2004-08-03

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  맹재열 ,  김재학 ,  오일환 ,  신홍재

IPC: H01L21/28

CPC classification number: H01L21/76808 ,  H01L21/02134 ,  H01L21/3124 ,  H01L21/76826

Abstract: 염기성 물질 확산 장벽막을 사용하는 미세 전자 소자의 듀얼 다마신 배선제조 방법이 제공된다. 듀얼 다마신 제조 방법은 비아를 (RSiO
3/2 )x(HSiO
3/2 )y 로 표시되고, x+y=1 이고 0

Abstract translation: 提供了一种使用基本材料扩散阻挡膜来制造微电子器件的双镶嵌布线的方法。 双镶嵌制造方法使用过孔（RSiO）

公开(公告)号：KR1020060055704A

公开(公告)日：2006-05-24

申请号：KR1020040094707

申请日：2004-11-18

Applicant: 삼성전자주식회사

Inventor： 김재학

IPC: H01L27/108

CPC classification number: H01L28/60

Abstract: 엠아이엠 캐패시터의 제조 방법이 제공된다. 반도체 기판 상에 배치된 층간 절연막 내에 하부 전극을 형성하고 그 위에 유전막을 형성한다. 이 유전막 위에 제1 희생막 및 제2 희생막을 차례로 증착한다. 제1 희생막과 제2 희생막을 소정의 깊이로 패터닝하여 제1 홀 형성하고, 이 제1 홀을 식각하여 제1 희생막 내에 배치되는 제2 홀과 제2 희생막 내에 배치되고 제2 홀 보다 작은 제 3홀을 형성한다. 제2 홀 내에 배치되고 하부 전극 상에 상부 전극막을 증착한다. 제1 희생막 및 제2 희생막을 제거하여 엠아이엠 캐패시터를 제조한다.
엠아이엠, 캐패시터, 하부 전극, 상부 전극, 희생막, 유기 폴리머

公开(公告)号：KR100576367B1

公开(公告)日：2006-05-03

申请号：KR1020040009120

申请日：2004-02-11

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재 ,  김재학 ,  위영진 ,  이승진 ,  박기관

IPC: H01L21/3205

CPC classification number: H01L21/02063 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/76835

Abstract: 반도체 소자의 배선방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 관통하는 비아홀을 형성한다. 상기 비아홀을 갖는 반도체기판 상의 전면에 상기 비아홀을 채우는 비아 충전재를 형성하되, 상기 비아 충전재는 탄소를 함유한 유기물로 형성한다. 다음으로, 상기 비아 충전재의 상부에 적어도 상기 비아홀과 중첩하는 개구부를 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 비아충전재의 상부 및 상기 층간절연막의 상부를 이방성식각하여 상기 비아홀과 연결되는 트렌치를 형성함과 동시에 상기 비아홀의 내부 및 상기 층간절연막의 상부에 잔존하는 비아충전재 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴을 제거하는 과정에서 상기 비아충전재 패턴에 형성된 탄소공핍영역을 제거한다. 상기 탄소공핍영역을 제외한 부분의 상기 비아충전재 패턴을 제거한다. 상기 비아홀 및 상기 트렌치를 채우는 도전막 패턴을 형성한다.
듀얼 다마신, 비아 퍼스트, 애슁, 비아 충전재

公开(公告)号：KR1020060003244A

公开(公告)日：2006-01-10

申请号：KR1020040052056

申请日：2004-07-05

Applicant: 삼성전자주식회사

Inventor： 김재학 ,  이경우 ,  신홍재 ,  문영준 ,  남서우

IPC: H01L21/28

CPC classification number: H01L21/76808

Abstract: 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는 방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 구비한다. 상기 하부배선을 갖는 반도체기판 상에 식각저지막, 층간절연막 및 제 1 희생막을 차례로 형성한다. 이어, 상기 제 1 희생막 및 층간절연막을 차례로 패터닝하여 상기 하부배선 상부의 상기 식각저지막을 노출시키는 예비비아홀을 형성한다. 상기 예비비아홀을 갖는 반도체기판 상에 상기 예비비아홀을 매립하는 제 2 희생막을 형성한다. 상기 제 2 희생막, 상기 제 1 희생막 및 상기 층간절연막을 차례로 패터닝하여 상기 예비비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 영역을 형성한다. 상기 트렌치 영역 형성 후 잔류하는 상기 제 1 및 제 2 희생막을 습식식각에 의해 동시에 제거하여 상기 예비비아홀 저면의 식각저지막을 노출시킨다. 상기 노출된 식각저지막을 식각하여 상기 하부배선을 노출시키는 최종비아홀을 형성한다.
이중 다마신(dual damascene), 희생막, 비아홀(via hole), 얇은 캐핑산화막

公开(公告)号：KR1020050116479A

公开(公告)日：2005-12-13

申请号：KR1020040041506

申请日：2004-06-07

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재 ,  김재학 ,  위영진 ,  이승진 ,  박기관

IPC: H01L21/28

CPC classification number: H01L21/76807 ,  H01L21/31116 ,  H01L21/76804 ,  H01L21/76831

Abstract: 이중 다마신(dual damascene) 공정을 사용하여 비아콘택 구조체를 형성하는 방법이 개시된다. 이 방법은 반도체기판 상에 하부배선을 형성하는 것을 구비한다. 상기 하부배선을 갖는 반도체기판 상에 식각저지막 및 층간절연막을 차례로 형성한다. 상기 층간절연막을 패터닝하여 상기 하부배선 상부의 상기 식각저지막을 노출시키는 예비비아홀을 형성한다. 이어, 상기 예비비아홀에 노출된 상기 식각저지막을 건식식각하여 상기 하부배선을 노출시키는 비아홀을 형성한다. 상기 비아홀을 갖는 반도체기판 상에 콘포말한 보호막을 형성한다. 상기 비아홀을 매립하는 희생막을 형성한다. 그 후, 상기 희생막, 상기 보호막 및 상기 층간절연막을 패터닝하여 상기 비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 영역을 형성한다. 이어, 상기 트렌치 영역 형성 후 잔류하는 상기 희생막을 제거하여 상기 보호막을 노출시킨다. 상기 노출된 보호막을 식각하여 상기 하부배선을 노출시키는 최종비아홀을 형성한다.

公开(公告)号：KR1020050080938A

公开(公告)日：2005-08-18

申请号：KR1020040009120

申请日：2004-02-11

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재 ,  김재학 ,  위영진 ,  이승진 ,  박기관

IPC: H01L21/3205

CPC classification number: H01L21/02063 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/76835

Abstract: 반도체 소자의 배선방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 관통하는 비아홀을 형성한다. 상기 비아홀을 갖는 반도체기판 상의 전면에 상기 비아홀을 채우는 비아 충전재를 형성하되, 상기 비아 충전재는 탄소를 함유한 유기물로 형성한다. 다음으로, 상기 비아 충전재의 상부에 적어도 상기 비아홀과 중첩하는 개구부를 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 비아충전재의 상부 및 상기 층간절연막의 상부를 이방성식각하여 상기 비아홀과 연결되는 트렌치를 형성함과 동시에 상기 비아홀의 내부 및 상기 층간절연막의 상부에 잔존하는 비아충전재 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴을 제거하는 과정에서 상기 비아충전재 패턴에 형성된 탄소공핍영역 및 상기 탄소공핍영역을 제외한 부분의 상기 비아충전재 패턴을 각각 제거한다. 상기 비아홀 및 상기 트렌치를 채우는 도전막 패턴을 형성한다.

公开(公告)号：KR1020050049003A

公开(公告)日：2005-05-25

申请号：KR1020030082766

申请日：2003-11-20

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재 ,  김재학

IPC: H01L21/28

Abstract: 이중 개구부를 구비하는 반도체 소자의 제조 방법을 제공한다. 이 방법은, 반도체 기판을 덮는 층간절연막 내에 개구부를 형성하는 것을 포함한다. 상기 층간절연막 상에 무기물막을 형성하여 상기 개구부를 채운다. 상기 무기물막 상에 유기물막 및 마스크막을 차례로 형성한다. 상기 마스크막 상에, 상기 개구부와 중첩되며 상기 개구부 보다 큰 확장 개구부를 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 상기 마스크막을 패터닝하여 제1 마스크 패턴을 형성한다. 상기 포토레지스트 패턴을 제거하면서 상기 제1 마스크 패턴 사이에 노출된 상기 유기물막을 제거하여, 상기 제1 마스크 패턴 하부의 상기 유기물막으로 이루어지는 제2 마스크 패턴을 형성한다. 상기 제2 마스크 패턴 형성 후 노출된 상기 층간절연막 및 상기 무기물막을 패터닝하여 상기 개구부의 상부영역을 확장시키면서 상기 제1 마스크 패턴을 제거하고, 상기 개구부의 내부 및 상기 제2 마스크 패턴 하부에 잔류하는 상기 무기물막으로 이루어지는 보호패턴들을 얻는다. 상기 제2 마스크 패턴 및 상기 보호패턴들을 제거한다.

公开(公告)号：KR1020050046428A

公开(公告)日：2005-05-18

申请号：KR1020030080689

申请日：2003-11-14

Applicant: 삼성전자주식회사

Inventor： 위영진 ,  김재학 ,  신홍재 ,  이경우

IPC: H01L21/28

Abstract: 본 발명은 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 형성된 몰드층을 관통하는 콘택홀의 일부를 채우는 제1 희생막을 형성하고, 콘택홀의 나머지 부분을 채우는 제2 희생막을 형성한다. 제1 희생막은 그루브의 형성을 위한 이방성 식각에 대한 식각율이 몰드층에 비하여 느린 물질로 형성된다. 이로써, 그루브의 형성을 위한 이방성 식각으로 부터 콘택홀의 바닥면인 식각정지층을 보호하고, 콘택홀의 측벽이 경사지는 현상을 최소화할 수 있다.