公开(公告)号：KR101241410B1

公开(公告)日：2013-03-12

申请号：KR1020070087302

申请日：2007-08-29

Applicant: 삼성전자주식회사 ,  인터내셔널 비지니스 머신즈 코포레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 김재학 ,  레스타이노,대릴디. ,  위도도,존니

IPC: H01L21/28 ,  H01L21/3205

CPC classification number: H01L21/76834 ,  H01L21/02164 ,  H01L21/02271 ,  H01L21/31608 ,  H01L21/31633 ,  H01L21/76807 ,  H01L21/76832

Abstract: 배선 구조물을 형성하는 방법은 제1 유전막 상에 제1 금속 배선 패턴을 형성하고, 상기 제1 구리 배선 패턴 상에 캡핑막(예를 들어, SiCN막)을 형성하는 것을 포함한다. 약 500-700sccm 의 체적유량의 옥타메틸씨클로테트라실란을 포함하는 제1 소스 가스 및 약 1000-3000sccm 범위의 체적유량의 헬륨을 포함하는 제2 가스를 사용하여 캡핑막 상에 접착막을 증착한다. 증착 공정의 목적은 약 150MPa 이상의 내부 압축 스트레스를 가지는 접착막을 형성함으로써, 접착막에 의해 백-엔드 공정을 진행하는 동안의 식각/세정에서의 손상 및 습기 흡수를 줄일 수 있도록 하는 것이다. 접착막 상에는 부가적인 유전막 및 금속막이 증착된다.
듀얼 다마신 배선 구조물, 압축 스트레스

公开(公告)号：KR1020080024066A

公开(公告)日：2008-03-17

申请号：KR1020070086749

申请日：2007-08-28

Applicant: 삼성전자주식회사 ,  인터내셔널 비지니스 머신즈 코포레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 박완재 ,  김재학 ,  천,통칭 ,  린,이시엉

IPC: H01L21/28

CPC classification number: H01L21/76802 ,  H01L21/02063 ,  H01L21/31116 ,  H01L21/31144

Abstract: A method for forming electrical interconnect structures is provided to prevent the generation of sidewall recess of an opening within a dielectric layer during a ashing process, and improve electrical reliability of a wire by reducing the formation of voids within the wire buried in the opening. A method for forming electrical interconnect structures comprises the steps of: forming a first dielectric layer(120) having a first dielectric constant on a semiconductor substrate(100); forming a hard mask layer(140) having a second dielectric constant which is greater than the first dielectric constant on the first dielectric layer; patterning a photoresist layer on a surface of the hard mask layer; selectively etching the hard mask layer for defining an opening(130) to expose the first dielectric layer, using the patterned photoresist layer as an etching mask; performing an ashing process to expose the upper surface of the hard mask layer for removing the patterned photoresist layer from the hard mask; and selectively etching a part of the first dielectric layer extending opposite to the opening using the hard mask as an etching mask, while polymer residues(150) are directly accumulated on the upper surface of the hard mask.

Abstract translation: 提供一种用于形成电互连结构的方法，以防止在灰化过程期间在电介质层内产生开口的侧壁凹陷，并且通过减少掩埋在开口中的电线内的空隙的形成来提高电线的电可靠性。 一种用于形成电互连结构的方法包括以下步骤：在半导体衬底（100）上形成具有第一介电常数的第一介电层（120）; 形成具有大于第一介电层上的第一介电常数的第二介电常数的硬掩模层（140）; 在硬掩模层的表面上图案化光致抗蚀剂层; 选择性地蚀刻硬掩模层以限定用于暴露第一介电层的开口（130），使用图案化的光致抗蚀剂层作为蚀刻掩模; 执行灰化处理以暴露硬掩模层的上表面以从硬掩模去除图案化的光致抗蚀剂层; 并且使用硬掩模作为蚀刻掩模选择性地蚀刻与开口相对延伸的第一电介质层的一部分，而聚合物残余物（150）直接堆积在硬掩模的上表面上。

公开(公告)号：KR100745986B1

公开(公告)日：2007-08-06

申请号：KR1020040103088

申请日：2004-12-08

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재 ,  김재학

IPC: H01L21/28 ,  B82Y40/00

CPC classification number: H01L21/76808

Abstract: 다공 생성 물질을 포함하는 충전재를 사용하여 층간 절연막의 손상을 최소화할 수 있는 미세 전자 소자의 듀얼 다마신 배선제조 방법이 제공된다. 듀얼 다마신 제조 방법은 비아를 다공 생성 물질(porogen)을 포함하는 충전재로 채운후, 비아를 매립한 충전재와 층간 절연막을 일부 식각하여 비아와 연결되고 배선이 형성될 트렌치를 형성한다. 이어서, 비아에 잔류하는 충전재의 다공 생성 물질을 제거하여 충전재내에 다공을 생성한 후, 다공이 생성된 충전재를 제거하고, 트렌치 및 비아를 배선 물질로 채워서 듀얼 다마신 배선을 완성한다.
듀얼 다마신, 층간절연막 손상, 다공 생성 물질

公开(公告)号：KR100690881B1

公开(公告)日：2007-03-09

申请号：KR1020050010981

申请日：2005-02-05

Applicant: 삼성전자주식회사

Inventor： 김재학 ,  이선정 ,  이승진

IPC: H01L21/28

CPC classification number: H01L21/76843 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/76844 ,  H01L21/76849 ,  H01L21/7685

Abstract: 미세 전자 소자의 듀얼 다마신 배선 제조 방법이 제공된다. 듀얼 다마신 배선 제조 방법은 하부 배선이 형성된 기판 상에 층간 절연막을 형성한 후, 층간 절연막내에 하부 배선을 노출시키는 비아를 형성한다. 이어서, 비아에 의해 노출된 하부 배선 상에 비아 캡핑막을 형성하고, 비아를 충전재로 채운다. 비아를 매립한 충전재와 층간 절연막을 일부 식각하여 비아와 연결되고 배선이 형성될 트렌치를 형성한 후, 비아에 잔류하는 충전재를 제거하고, 트렌치 및 비아를 배선 물질로 채워서 듀얼 다마신 배선을 완성한다. 듀얼 다마신 배선 제조 방법에 따라 제조된 듀얼 다마신 배선을 포함하는 미세 전자 소자 또한 제공된다.
듀얼 다마신, 비아 캡핑막, 저항

公开(公告)号：KR100615088B1

公开(公告)日：2006-08-22

申请号：KR1020040052056

申请日：2004-07-05

Applicant: 삼성전자주식회사

Inventor： 김재학 ,  이경우 ,  신홍재 ,  문영준 ,  남서우

IPC: H01L21/28

CPC classification number: H01L21/76808

Abstract: 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는 방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 구비한다. 상기 하부배선을 갖는 반도체기판 상에 식각저지막, 단일 저유전막(a single low-k dielectric layer)인 층간절연막 및 제 1 희생막을 차례로 형성한다. 이어, 상기 제 1 희생막 및 층간절연막을 차례로 패터닝하여 상기 하부배선 상부의 상기 식각저지막을 노출시키는 예비비아홀을 형성한다. 상기 예비비아홀을 갖는 반도체기판 상에 상기 예비비아홀을 매립하는 제 2 희생막을 형성한다. 상기 제 2 희생막, 상기 제 1 희생막 및 상기 층간절연막을 차례로 패터닝하여 상기 예비비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 영역을 형성한다. 상기 트렌치 영역 형성 후 잔류하는 상기 제 1 및 제 2 희생막을 습식식각에 의해 동시에 제거하여 상기 예비비아홀 저면의 식각저지막을 노출시킨다. 상기 노출된 식각저지막을 식각하여 상기 하부배선을 노출시키는 최종비아홀을 형성한다.
이중 다마신(dual damascene), 희생막, 비아홀(via hole), 얇은 캐핑산화막

公开(公告)号：KR100597424B1

公开(公告)日：2006-07-05

申请号：KR1020050001942

申请日：2005-01-08

Applicant: 삼성전자주식회사

Inventor： 김재학

IPC: G06F3/14

Abstract: 본 발명은 수신된 데이터를 별도의 장치를 이용하여 디스플레이 하는 시스템 및 방법에 관한 것으로서, 수신할 데이터의 고유 코드만을 수신한 사용자의 수신 단말기로 하여금 유선 또는 무선으로 고유 코드를 인터넷에 연결된 별도의 디스플레이 장치에 송신하게 하고, 디스플레이 장치로 하여금 데이터가 저장된 서버에 접속하게 하여 고유 코드에 해당하는 데이터를 디스플레이 하게 하는 수신된 데이터를 별도의 장치를 이용하여 디스플레이 하는 시스템 및 방법에 관한 것이다.
본 발명의 실시예에 따른 수신된 데이터를 별도의 장치를 이용하여 디스플레이 하는 장치는 데이터 및 상기 데이터에 대한 메타데이터를 저장하는 데이터 서버로부터 수신된 상기 메타 데이터에 매칭된 제 1 고유 코드를 생성하는 코드 생성부와, 상기 제 1 고유 코드를 수신 단말기로 송신하는 제 1 통신부 및 디스플레이 장치로부터 제 2 고유 코드를 수신하고, 상기 제 1 고유 코드와 상기 제 2 고유 코드가 대응되는 경우 상기 제 1 고유 코드에 매칭되어 저장된 상기 메타데이터를 상기 디스플레이 장치로 송신하는 제 2 통신부를 포함한다.
데이터 중계 장치, 수신 단말기, 디스플레이 장치, 고유 코드

Abstract translation: 使用单独设备显示接收数据的系统和方法技术领域本发明涉及使用单独设备来显示接收数据的系统和方法，并且更具体地， 本发明涉及一种用于显示接收数据的系统，其使显示设备连接到存储数据的服务器，并使用单独的设备显示与唯一代码相对应的数据。

公开(公告)号：KR1020060012462A

公开(公告)日：2006-02-08

申请号：KR1020040061163

申请日：2004-08-03

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  맹재열 ,  김재학 ,  오일환 ,  신홍재

IPC: H01L21/28

CPC classification number: H01L21/76808 ,  H01L21/02134 ,  H01L21/3124 ,  H01L21/76826

Abstract: Methods of fabricating dual damascene interconnections suitable for use in microelectronic devices and similar applications using a diffusion barrier layer to protect against base materials during processing are provided. The methods include the steps of: filling a via with a hydrogen silsesquioxane (HSQ)-based filler as expressed by the general chemical formula: (RSiO 3/2 )x(HSiO 3/2 )y, wherein x and y satisfy the relationships x+y=1 and 0

公开(公告)号：KR100454130B1

公开(公告)日：2004-10-26

申请号：KR1020020029490

申请日：2002-05-28

Applicant: 삼성전자주식회사

Inventor： 김재학 ,  이수근 ,  박기관 ,  이경우

IPC: H01L21/28

CPC classification number: H01L21/76811 ,  H01L21/76808 ,  H01L21/76813

Abstract: In order to avoid a faulty pattern resulting from a photoresist tail being formed due to a step difference of an upper hard mask layer when a dual hard mask layer is used, a planarization layer is formed following patterning of the upper hard mask layer. In this manner, a photoresist pattern is formed without the creation of a photoresist tail. Alternatively, a single hard mask layer and a planarization layer are substituted for the dual lower hard mask layer and an upper hard mask layer, respectively. In this manner, it is therefore possible to form a photoresist pattern without a photoresist tail being formed during photolithographic processes. In order to prevent formation of a facet, the planarization layer is thickly formed or, alternatively, the hard mask layer is etched using the photoresist pattern.

Abstract translation: 为了避免由于使用双硬掩模层时上部硬掩模层的台阶差而形成光致抗蚀剂尾部的错误图案，在上部硬掩模层的图案化之后形成平坦化层。 以此方式，形成光致抗蚀剂图案而不形成光致抗蚀剂尾部。 或者，单个硬掩模层和平坦化层分别替代双下硬掩模层和上硬掩模层。 以这种方式，因此可以在光刻工艺期间不形成光刻胶尾部的情况下形成光致抗蚀剂图案。 为了防止形成小面，平坦化层被厚厚地形成，或者使用光致抗蚀剂图案来蚀刻硬掩模层。

公开(公告)号：KR1020040073754A

公开(公告)日：2004-08-21

申请号：KR1020030009451

申请日：2003-02-14

Applicant: 삼성전자주식회사

Inventor： 김재학

IPC: H04W4/02

Abstract: PURPOSE: A system for announcing bus position information is provided to directly communicate a bus with a control center server through a wireless communication network, so that a bus driver can receive various bus operational information from the control center server and a bus user can receive exact bus position information. CONSTITUTION: A bus terminal(10) has a wireless communication portion(23) for wirelessly communicating with a beacon for supplying an ID number, reading the ID number of the beacon, and originating bus position information including the ID number and a bus number through a wireless communication network. A control center server(20) updates/analyzes position information of buses based on the transmitted bus position information, predicts operated states of the buses as controlling car allocation intervals, and manages operations of the buses.

Abstract translation: 目的：提供一种用于通告总线位置信息的系统，通过无线通信网络直接与控制中心服务器通信总线，使得总线驱动程序可以从控制中心服务器接收各种总线操作信息，总线用户可以接收精确 巴士位置信息。 构成：总线终端（10）具有无线通信部（23），用于与用于提供ID号的信标进行无线通信，读取信标的ID号，以及包含ID号和总线号的始发总线位置信息 无线通信网络。 控制中心服务器（20）基于所发送的总线位置信息更新/分析总线的位置信息，预测作为控制汽车分配间隔的总线的操作状态，并管理总线的操作。

公开(公告)号：KR100421055B1

公开(公告)日：2004-03-04

申请号：KR1020020027442

申请日：2002-05-17

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재 ,  김재학 ,  이수근

IPC: H01L21/28

CPC classification number: H01L21/76808 ,  H01L21/76813 ,  H01L21/76835

Abstract: A method for forming a metal wiring layer in a semiconductor device using a dual damascene process is provided. A stopper layer, an interlayer insulating layer, and a hard mask layer are sequentially formed on a semiconductor substrate having a conductive layer. A first photoresist pattern that comprises a first opening having a first width is formed on the hard mask layer. The hard mask layer and portions of the interlayer insulating layer are etched using the first photoresist pattern as an etching mask, thereby forming a partial via hole having the first width. The first photoresist pattern is removed. An organic material layer is coated on the semiconductor substrate having the partial via hole is formed to fill the partial via hole with the organic material layer. A second photoresist pattern that comprises a second opening aligned with the partial via hole and having a second width greater than the first width is formed on the coated semiconductor substrate. The organic material layer and the hard mask layer on the interlayer insulating layer are etched using the second photoresist pattern as an etching mask. The second photoresist pattern and the organic material layer are simultaneously removed. A wiring region having the second width and a via hole having the first width are formed by etching the interlayer insulating layer using the hard mask layer as an etching mask.

Abstract translation: 提供了一种使用双镶嵌工艺在半导体器件中形成金属布线层的方法。 在具有导电层的半导体衬底上顺序形成阻挡层，层间绝缘层和硬掩模层。 在硬掩模层上形成包括具有第一宽度的第一开口的第一光致抗蚀剂图案。 使用第一光致抗蚀剂图案作为蚀刻掩模来蚀刻硬掩模层和层间绝缘层的部分，由此形成具有第一宽度的部分过孔。 第一光致抗蚀剂图案被去除。 将有机材料层涂覆在具有部分通孔的半导体基板上以形成部分通孔以填充有机材料层。 包括与部分通孔对齐的第二开口并具有大于第一宽度的第二宽度的第二光致抗蚀剂图案形成在涂覆的半导体基板上。 使用第二光致抗蚀剂图案作为蚀刻掩模来蚀刻层间绝缘层上的有机材料层和硬掩模层。 第二光致抗蚀剂图案和有机材料层同时被去除。 通过使用硬掩模层作为蚀刻掩模蚀刻层间绝缘层来形成具有第二宽度的布线区域和具有第一宽度的通孔。