公开(公告)号：KR100155831B1

公开(公告)日：1998-12-01

申请号：KR1019950016460

申请日：1995-06-20

Applicant: 삼성전자주식회사

Inventor： 조상연 ,  박재관

IPC: H01L21/28

CPC classification number: H01L21/76895 ,  H01L27/10808 ,  H01L27/10873 ,  H01L29/41775

Abstract: 셀프얼라인(self-align)을 이용하는 듀얼 패드 셀(Dual pad Cell) 반도체장치 및 그것의 제조방법이 개시되어있는데, 패드전극을 분리하기 위해서, 먼저 패드전극 분리를 위한 절연층을 형성한 후에 이를 경계로하여 패드전극을 형성하고, 제1패드전극과 제2패드전극을 형성하기 위한 패드층들을 별도의 공정을 통해 형성하며, 제2패드층이 제1패드층과 셀프얼라인되어 형성되고, 제1패드전극위에 형성되는 매몰콘택이 서로 엇갈리게 형성됨으로써, 패드전극들이 서로 신뢰성 있게 분리되고 레이아웃 디자인 마진을 확대할 수 있다.

公开(公告)号：KR1019980025753A

公开(公告)日：1998-07-15

申请号：KR1019960043993

申请日：1996-10-04

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: H01L27/108

Abstract: 고집적 메모리소자의 제조를 가능하게 하는 반도체 메모리장치 및 그 제조방법에 대해 기재되어 있다. 이 반도체 메모리장치는, 1/4 피치씩 쉬프트(shift)되어 4개의 패턴마다 동일 패턴이 반복되도록 형성된 활성영역과, 활성영역에 형성된 소오스/ 드레인과, 소오스/ 드레인 사이의 반도체기판 상에 형성된 게이트전극과, 제1 층간절연막을 관통하는 제1 콘택홀을 통해 소오스와 접속된 패드와, 제1 및 제2 층간절연막을 관통하는 제2 콘택홀을 통해 드레인과 접속된 비트라인 및 제3 층간절연막을 관통하는 제3 콘택홀을 통해 패드와 접속되며, 각 셀 단위로 한정된 스토리지전극을 구비하는 것을 특징으로 한다. 따라서, 고집적화를 가능하게 하므로서 스토리지전극과 소오스영역을 접속시키는 콘택과 비트라인 사이의 스페이스 마아진을 확보할 수 있다.

公开(公告)号：KR1019970008340B1

公开(公告)日：1997-05-23

申请号：KR1019930026156

申请日：1993-11-30

Applicant: 삼성전자주식회사

Inventor： 김형섭 ,  강덕동 ,  박재관

IPC: H01L21/265

Abstract: A method of fabricating a semiconductor device includes the steps of forming a field region in a semiconductor substrate for defining an active region, ion-implanting a first conductivity type first dopant into the overall surface of the semiconductor substrate in which the field region is formed, to form a first impurity region having the first conductivity, ion-implanting a first conductivity type second dopant into a first region of the semiconductor substrate, in which the first impurity region is formed, to form a first conductivity type first well, and ion-implanting a second conductivity type third dopant into a second region of the semiconductor substrate, in which the first well is formed, to form a second conductivity type second well.

Abstract translation: 一种制造半导体器件的方法包括以下步骤：在用于限定有源区的半导体衬底中形成场区，将第一导电类型的第一掺杂剂离子注入到其中形成场区的半导体衬底的整个表面中; 以形成具有第一导电性的第一杂质区，将第一导电类型的第二掺杂剂离子注入到其中形成第一杂质区的半导体衬底的第一区域中，以形成第一导电类型的第一阱， 将第二导电类型的第三掺杂剂注入到其中形成第一阱的半导体衬底的第二区域中，以形成第二导电类型的第二阱。

公开(公告)号：KR1019960019711A

公开(公告)日：1996-06-17

申请号：KR1019940032137

申请日：1994-11-30

Applicant: 삼성전자주식회사

Inventor： 박재관 ,  박종우

IPC: H01L27/10

CPC classification number: H01L27/10844 ,  H01L27/10805 ,  H01L27/10808

Abstract: 매몰비트라인 DRAM셀및 그제조방법이개시되어있다. 소자분리를위한반도체기판내의종방향트랜치내부에매몰되어형성된비트라인, 상기비트라인에수직방향으로상기기판상에형성된게이트상기게이트를둘러싸도록형성된제1절연층, 상기게이트의양쪽에형성된트랜지스터의소오스및 드레인, 상기제1절연층사이에형성되고, 상기드레인과상기매몰된비트라인을접속하는비트라인콘택, 및상기제1절연층사이에형성되고, 상기소오스와스토리지전극을연결하기일해형성된매몰콘택을구비하는것을특징으로하는매몰비트라인 DRAM셀을제공한다. 상기구조에의하면, 종래 BBL셀에서발생되던게이트와비트라인사이의미스얼라인문제나열공정에과다하게노출되는문제를해결할수 있으며, 디자인룰 상의마진을향상시킬수 있다.

Abstract translation: 掩埋位线中公开了一种DRAM单元及其制造方法。 形成在第一绝缘层被埋在用于器件隔离的半导体衬底中的纵向沟槽内的两侧形成位线，以便在垂直方向上的位线被形成为围绕形成在所述衬底上的栅极上的栅极，所述栅极晶体管 在源极和漏极，所述第一绝缘层之间形成的，在所述位线触点之间形成用于连接埋入式位线和漏极，以及第一绝缘层，工作的形成有用于连接源极和存储电极 它提供了一个掩埋位线DRAM单元，包括：一个掩埋接触。 利用上述结构，并且可以解决过度暴露错过传统发电此栅极和在细胞中的位线BBL的释放之间所列过程的对准问题的问题，它可以提高设计规则的边缘。

公开(公告)号：KR100096541B1

公开(公告)日：1996-03-05

申请号：KR1019920000528

申请日：1992-01-16

Applicant: 삼성전자주식회사 ,  진대제

Inventor： 박재관

IPC: H01L27/10

公开(公告)号：KR1019920015421A

公开(公告)日：1992-08-26

申请号：KR1019910000136

申请日：1991-01-08

Applicant: 삼성전자주식회사

Inventor： 박재관 ,  박용직

IPC: H01L27/082

Abstract: 내용 없음