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公开(公告)号：KR100301370B1
公开(公告)日：2001-10-27
申请号：KR1019980015302
申请日：1998-04-29
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: PURPOSE: A method for manufacturing a DRAM cell capacitor is provided to prevent an over-etching of a polysilicon layer generating at a top portion of a storage contact plug by forming a storage node so that an opening to form a storage node is filled with a polysilicon. CONSTITUTION: A storage contact hole(114) is formed on a substrate(100) by a first insulating layer. A contact plug(116) is formed by filling the storage contact plug with a first conductive material. A second insulating layer(118) is formed on the first insulating layer and the storage contact plug. A storage node mask is formed by defining a storage node formation region on the second insulating layer. After forming the storage node, the second conductive material is removed through a planarizing etching process. The second insulating layer is removed to expose the first insulating layer of both sides of the storage node.
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公开(公告)号：KR1019990034744A
公开(公告)日：1999-05-15
申请号：KR1019970056440
申请日：1997-10-30
Applicant: 삼성전자주식회사
Inventor： 정철
IPC: H01L27/108
Abstract: 증가된 표면적을 갖는 반도체 메모리 장치의 커패시터 하부 전극 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 서로 다른 불순물 도핑 농도를 가지는 복수의 폴리실리콘층을 차례로 적층하여 도전층을 형성한 후, 이를 패터닝하고, 그 노출된 측벽을 식각하여 측벽의 표면에 요철이 형성된 하부 전극을 형성한다. 또한, 반도체 기판상에 도전층 패턴을 형성한 후, 그 표면에 불균일한 두께 및 형상을 가지는 폴리머층 또는 절연막을 형성하고, 습식 또는 플라즈마에 의한 건식 식각을 행하여 다수의 포어(pore) 또는 불규칙한 표면 형상을 갖는 하부 전극을 형성한다.
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公开(公告)号：KR1019990033881A
公开(公告)日：1999-05-15
申请号：KR1019970055316
申请日：1997-10-27
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 반도체 소자의 자기 정렬 콘택 형성방법에 관한 것이다. 반도체 기판상에 질화막 스페이서로 덮인 복수의 게이트 전극을 형성하고 상기 결과물의 전면에 층간절연막을 형성한 후, 팔불화시클로부탄(C
4 F
8 ) + 일산화탄소(CO) + 아르곤(Ar)+ 산소(O
2 )의 가스조성물을 사용하여 상기 층간절연막을 식각하여 상기 게이트 전극들 사이에 콘택을 형성한다.-
公开(公告)号：KR1019990032255A
公开(公告)日：1999-05-15
申请号：KR1019970053240
申请日：1997-10-17
Applicant: 삼성전자주식회사
IPC: H01L27/04 , H01L27/108
Abstract: 본 발명은 반도체 메모리 셀용 캐패시터 제조 방법에 관한 것이다. 상기 캐패시터는, 스토리지 전극용 도전물을 증착하고 패터닝한 후에 불순물 이온을 주입하여 스토리지 전극 표면의 불순물 농도를 증가시킨다. 이로써 상기 스토리지 전극은 내부와 표면의 농도차이가 나게 되어 농도측면에서 이중 구조가 형성된다. 그리고 나서 상기 이중 구조가 형성된 스토리지 전극에 유전체막과 플레이트 전극을 차례로 형성하여 캐패시터를 완성한다. 본 발명에서와 같이, 스토리지 전극의 내부와 표면의 도핑 농도를 각각 달리하면 동일한 면적의 종래의 캐패시터에 비해 보다 큰 캐패시턴스를 얻을 수 있게 된다. 이처럼 보다 증가된 캐패시턴스로 인해 Cmin값을 보다 높일 수 있고, 리프레쉬 특성 또한 보다 향상시킬 수 있게 된다.
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公开(公告)号：KR1019990016026A
公开(公告)日：1999-03-05
申请号：KR1019970038442
申请日：1997-08-12
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 소자분리막 및 그 제조 방법이 개시되어 있다. 반도체 장치에 있어 액티브 영역의 사이즈 및 후속 공정단계의 공정마진을 좌우하는 주요 요인인 소자 분리막은 LOCOS에 의해 가장 많이 제조되고 있다. 그러나, 상기 LOCOS에 있어서, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막의 하부에서 패드 산화막의 측면으로 산소가 침투하여 소자분리막의 끝부분에 버즈 비크가 발생한다. 따라서 본 발명은 질화막을 형성하고 패터닝하여 소자분리막이 형성될 부분 이외에만 질화막을 남긴다. 그리고 나서 산화시 초기 소스로 사용되는 폴리실리콘을 상기 질화막이 제거된 부분에 추가로 형성함으로써 버즈 비크의 발생을 최소화한다.
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Patent Agency Ranking
公开(公告)号：KR1019990000815A
公开(公告)日：1999-01-15
申请号：KR1019970023917
申请日：1997-06-10
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 스토리지 전극 패터닝시 발생된 미스얼라인에 의해 비트라인이 산화되는 것을 방지할 수 있는 반도체 메모리장치의 제조방법에 대해 기재되어 있다. 이 방법은, 반도체기판의 활성영역에 게이트, 소오스 및 드레인을 구비하는 트랜지스터를 형성하는 단계와, 소오스와 접속된 패드를 형성하는 단계와, 패드가 형성된 결과물상에 제1 층간절연막을 형성하는 단계와, 제1 층간절연막상에 드레인과 접속된 비트라인을 형성하는 단계와, 비트라인이 형성된 결과물상에 산화방지막을 형성하는 단계와, 산화방지막상에 제2 층간절연막을 형성하는 단계와, 패드를 노출시키는 콘택홀을 형성하는 단계와, 콘택홀의 내측벽에 스페이서를 형성하는 단계와,콘택홀을 통해 상기 패드와 접속된 스토리지 전극을 형성하는 단계, 및 스토리지 전극이 형성된 결과물상에 유전체막 및 플레이트 전극을 차례로 형성하는 단계로 이루어진다.
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公开(公告)号：KR1019970053543A
公开(公告)日：1997-07-31
申请号：KR1019950057085
申请日：1995-12-26
Applicant: 삼성전자주식회사
Inventor： 정철
IPC: H01L21/768
Abstract: 보호막에 발생하는 크랙을 감소시키기 위하여 전원선으로 사용하는 금속 라인 사이의 단차를 감소시킨 반도체 장치에 관하여 설명한다.
본 발명은 반도체 기판 위에 제1층간 절연층을 매개로 형성된 제1층 금속 라인 위에 제2층간 절연층을 매개로 형성된 제2층 금속라인과, 상기 제2층 금속 라인 위에 형성된 보호막을 포함하는 반도체 장치에 있어서, 상기 제1층 금속 라인 사이의 상부를 평탄화시키기 위하여 상기 제1층 금속 라인 사이의 위치에서 상기 제1층간 절연층 내에 배선 라인을 포함한다. 따라서, 상기 제2층 메탈 라인 위에 형성된 상기 보호막의 피복성이 좋아지고, 이 부분을 경계로 크랙이 발생하는 문제가 감소되는 효과를 가져온다.-
公开(公告)号：KR102251056B1
公开(公告)日：2021-05-13
申请号：KR1020140153553
申请日：2014-11-06
Applicant: 삼성전자주식회사
Abstract: 본개시는셀룰러통신시스템에서 D2D 통신하는커버리지내단말의자원할당방법에있어서, 기지국으로부터 PDCCH를통해 D2D 그랜트를수신하는동작; 및상기 D2D 그랜트에근거하여 D2D 프레임의 SA(scheduling assignment) 영역에서 SA 신호와데이터영역에서데이터를송신하는동작을포함하되, 상기스캐줄링그랜트는암시적, 명시적또는반명시적으로데이터전송을위한자원의자원패턴을지시함을특징으로하는방법을제안한다.
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公开(公告)号：KR102245408B1
公开(公告)日：2021-04-29
申请号：KR1020140056009
申请日：2014-05-10
Applicant: 삼성전자주식회사
IPC: H04W56/00
Abstract: 본발명은 D2D 통신시스템에서디바이스들간의동기화를효율적으로수행하기위한방법및 장치에대한것으로서, 본발명의실시예에따른동기화방법은, 디바이스대 디바이스 (D2D) 통신시스템에서디바이스가동기화를수행하는방법은, 상기디바이스가 D2D 통신을위한제1 동기신호를송신하는과정과, 상기디바이스가상기 D2D 통신시스템의동기기준타이밍과상기제1 동기신호의송신타이밍간에시간차를지시하는오프셋정보를송신하는과정을포함한다.
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