公开(公告)号：KR102057431B1

公开(公告)日：2019-12-19

申请号：KR1020130133576

申请日：2013-11-05

Applicant: 삼성전자주식회사

Inventor： 임한진 ,  유원석 ,  남석우

IPC: H01L21/28 ,  H01L21/336

公开(公告)号：KR101676818B1

公开(公告)日：2016-11-17

申请号：KR1020100047063

申请日：2010-05-19

Applicant: 삼성전자주식회사

Inventor： 이광욱 ,  백재직 ,  황인석 ,  남석우

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66545 ,  H01L29/165 ,  H01L29/66621 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

Abstract: 게이트구조를포함하는반도체소자들, 그반도체소자들의제조방법들, 그반도체소자들을포함하는반도체모듈, 그반도체소자들또는반도체모듈을포함하는전자회로기판및 전자시스템이소개된다. 본발명의기술적사상의일 실시예에의한반도체소자는, 반도체기판, 상기반도체기판상에형성되고, 저면부및 상기저면부와소정의각도로기울어진측면부를포함하는리세스부, 상기저면부및 상기측면부상에형성된게이트절연층, 및상기게이트절연층상에형성된게이트전극을포함하고, 상기저면부및 상기측면부는각각평평한면들을포함하는게이트구조를포함한다.

公开(公告)号：KR1020140103551A

公开(公告)日：2014-08-27

申请号：KR1020130017066

申请日：2013-02-18

Applicant: 삼성전자주식회사

Inventor： 임한진 ,  남석우 ,  오정환 ,  임기빈

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L28/40 ,  H01L27/1085

Abstract: Provided is a capacitor which improves the current leakage characteristics by band gap engineering of a capacitor dielectric layer included in the capacitor. The capacitor comprises: a first electrode; a first dielectric layer and a second dielectric layer which are sequentially formed on the first electrode, have different impurity concentrations from each other, and are consisting of the same genetic materials; and a second electrode formed on the second dielectric layer.

Abstract translation: 提供一种电容器，其通过包括在电容器中的电容器介电层的带隙工程来改善电流泄漏特性。 电容器包括：第一电极; 依次形成在第一电极上的第一电介质层和第二电介质层彼此具有不同的杂质浓度，并且由相同的遗传材料组成; 以及形成在所述第二介电层上的第二电极。

公开(公告)号：KR1020130109829A

公开(公告)日：2013-10-08

申请号：KR1020120031881

申请日：2012-03-28

Applicant: 삼성전자주식회사

Inventor： 박준수 ,  박종철 ,  김철홍 ,  남석우 ,  윤국한

IPC: H01L21/027

CPC classification number: H01L21/308 ,  H01L21/0337 ,  H01L27/10852 ,  H01L28/92 ,  H01L21/0273

Abstract: PURPOSE: A method of forming fine patterns of a semiconductor device forms fine patterns uniformly arranged in a zigzag by using line and space patterns. CONSTITUTION: First and second hard mask patterns are alternatively arranged on a lower film (20). A mask pattern extended in a second direction perpendicular to a first direction is formed on the first and second hard mask patterns. A first opening (65) is formed by etching the first hard mask patterns. A filled pattern (90) is filled in gaps between the first openings and the mask patterns. A spacer (95) is formed on both walls of the filled patterns. A second opening (45) is formed by etching the second hard mask patterns.

Abstract translation: 目的：形成半导体器件的精细图案的方法通过使用线和空间图案形成均匀排列成锯齿形的精细图案。 构成：第一和第二硬掩模图案交替地布置在下膜（20）上。 在第一和第二硬掩模图案上形成在垂直于第一方向的第二方向上延伸的掩模图案。 通过蚀刻第一硬掩模图案形成第一开口（65）。 填充图案（90）填充在第一开口和掩模图案之间的间隙中。 在填充图案的两个壁上形成间隔物（95）。 通过蚀刻第二硬掩模图案形成第二开口（45）。

公开(公告)号：KR1020120041522A

公开(公告)日：2012-05-02

申请号：KR1020100103016

申请日：2010-10-21

Applicant: 삼성전자주식회사

Inventor： 임한진 ,  서종범 ,  남석우 ,  김봉현 ,  이용재 ,  임기빈

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L28/90 ,  H01L27/10814 ,  H01L27/10855

Abstract: PURPOSE: A manufacturing method of a capacitor and a manufacturing method of a semiconductor device including the same are provided to improve capacitance of the capacitor by forming a bottom electrode wider than a preliminary bottom electrode through ion implantation using boron or arsenic. CONSTITUTION: A gate insulating layer(102) is formed on a substrate(100). A first interlayer insulating film(112) is formed on the gate insulating layer. A second interlayer insulating film(118) is formed on the first interlayer insulating film. A preliminary bottom electrode(130) having a first area is formed on the substrate. A bottom electrode(132) having a second area which is wider than the first area is formed by ion-implanting on the preliminary bottom electrode. A dielectric film and a top electrode are formed on the bottom electrode. A bit line is electrically connected with a first impurity area. A capacitor is electrically connected with a second impurity area.

Abstract translation: 目的：提供一种电容器的制造方法和包括该电容器的半导体器件的制造方法，以通过使用硼或砷通过离子注入形成比预备底部电极更宽的底部电极来改善电容器的电容。 构成：在基板（100）上形成栅绝缘层（102）。 在栅极绝缘层上形成第一层间绝缘膜（112）。 在第一层间绝缘膜上形成第二层间绝缘膜（118）。 在基板上形成具有第一区域的初级底部电极（130）。 通过离子注入在初级底部电极上形成具有比第一区域宽的第二区域的底部电极（132）。 在底部电极上形成电介质膜和顶部电极。 位线与第一杂质区电连接。 电容器与第二杂质区域电连接。

公开(公告)号：KR1020060033103A

公开(公告)日：2006-04-19

申请号：KR1020040082048

申请日：2004-10-14

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  박재영 ,  이현덕 ,  임기빈 ,  신원식 ,  형용우 ,  임헌형 ,  장원준 ,  남석우

IPC: H01L27/108 ,  H01L21/31

CPC classification number: H01L21/31116 ,  H01L28/91

Abstract: 다양한 식각 용액에 대하여 매우 우수한 내성을 갖는 식각 저지 구조물 및 이를 포함하는 반도체 장치가 개시된다. 하부 구조물을 포함하는 기판 상에 하프늄 산화물 또는 알루미늄 산화물을 포함하는 금속 산화물층을 형성한 후, 금속 산화물층을 약 200∼900℃의 온도에서 열처리하여 식각 저지 구조물을 형성한다. 적어도 산화막 및 질화막을 식각하는 식각 용액에 대하여 극히 우수한 내성을 갖는 금속 산화물층을 포함하는 식각 저지 구조물을 적용하여, 반도체 장치의 여러 가지 구조를 형성하기 위한 다양한 식각 공정 동안 식각 저지 구조물 아래에 위치하는 하부 구조물을 식각 손상 없이 안정적으로 보호할 수 있다.

Abstract translation: 公开了一种对各种蚀刻溶液具有非常好的耐受性的蚀刻停止结构和包括该蚀刻停止结构的半导体器件。 包括下部结构形成含有氧化铪或氧化铝，金属氧化物层的基材后热处理在约200〜900℃的温度下，金属氧化物层，以形成在蚀刻停止结构。 至少通过施加该蚀刻阻挡层结构，其包括具有到蚀刻溶液极其良好的电阻用于蚀刻氧化膜和氮化膜，其位于蚀刻停止结构下方用于各种蚀刻工艺，以形成半导体器件的各种结构的金属氧化物层 底层结构可以得到稳定的保护而不会受到侵蚀。

公开(公告)号：KR1020050073211A

公开(公告)日：2005-07-13

申请号：KR1020040001454

申请日：2004-01-09

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  오정환 ,  나기수 ,  남석우 ,  임헌형

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10852

Abstract: 본 발명은 하프늄 옥사이드 계열이나 알루미나 계열의 식각정지막을 이용하여 커패시터를 형성하는 방법에 관한 것으로, 본 발명에 따른 커패시터 형성방법은, 하부 절연막에 둘러싸여진 도전성 플러그를 포함하는 하부구조가 형성된 반도체 기판 전면에 지지용 절연막, 알루미나 계열이나 하프늄 옥사이드 계열로 이루어지는 식각 정지막, 및 몰드 절연막을 순차적으로 형성하는 단계와; 상기 몰드 절연막, 상기 식각 정지막 및 상기 지지용 절연막을 순차적으로 패터닝하여 상기 도전성플러그를 노출시키는 개구를 형성하는 단계와; 상기 개구가 형성된 반도체 기판 전면에 상기 도전성 플러그와 전기적으로 연결되는 스토리지 노드용 도전막을 형성함과 동시에 상기 식각 정지막을 어닐링하는 단계와; 상기 스토리지 노드용 도전막을 분리하여 스토리지 노드를 형성하는 단계와; 상기 분리된 스토리지 노드에 의해서 노출되어 잔류하는 상기 몰드 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 상기 스토리지 노드의 외면의 일부를 노출시키는 단계와; 상기 스토리지 노드 상에 유전막을 개재하여 플레이트 노드를 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 따르면, 커패시터의 리닝현상을 방지할 수 있게 된다.

公开(公告)号：KR1019990086745A

公开(公告)日：1999-12-15

申请号：KR1019980019871

申请日：1998-05-29

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  남석우 ,  이재동 ,  홍경훈

IPC: H01L21/76

Abstract: 본 발명은 트렌치 격리 에지 부위에 발생되는 덴트 현상을 방지하는 트렌치 격리 제조 방법에 관한 것으로, 반도체 기판 상에 트렌치 식각 마스크가 형성된다. 트렌치 식각 마스크를 사용하여 반도체 기판이 식각 되어 트렌치가 형성된다. 트렌치 양측벽 및 바닥에 열산화막이 형성된다. 열산화막을 포함하여 트렌치 식각 마스크 상에 실리콘 리치(Si-rich) 질화막이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 실리콘 리치 질화막으로 트렌치 내벽에 라이너(liner)를 형성함으로써, 후속 산화 공정시 트렌치 내벽의 산화를 방지할 수 있고, 트렌치 식각 마스크 제거시 트렌치 격리 에지 부위에 발생되는 덴트 현상을 방지할 수 있으며, 따라서 트렌치 격리의 전기적 특성을 개선할 수 있다.

公开(公告)号：KR1019990051417A

公开(公告)日：1999-07-05

申请号：KR1019970070734

申请日：1997-12-19

Applicant: 삼성전자주식회사

Inventor： 나기수 ,  김병기 ,  남석우 ,  황두현

IPC: H01L27/04

Abstract: 하부전극에 불순물을 도핑하는 이온주입공정시, 이온주입각도에 변화를 주면서 이온주입공정을 포함하여 진행하는 반도체 장치의 커패시터 제조방법에 관하여 개시한다. 반도체 기판 상부에 저농도의 불순물이 도핑된 비정질 실리콘을 증착한다. 상기 불순물이 도핑된 비정질 실리콘을 패터닝하여 도전패턴을 형성한다. 상기 도전패턴 표면에 반구형 입자의 폴리실리콘(HSG)층을 형성한다. 상기 도전패턴 표면에 균일하게 불순물이 도핑되도록 결과물 기판 전면에 대한 이온주입공정을 진행한다. 이후, 임의의 방법으로 유전체층과 커패시터의 상부 도전층을 형성하는 단계를 포함하여 진행할 수 있다.

公开(公告)号：KR1019990039624A

公开(公告)日：1999-06-05

申请号：KR1019970059773

申请日：1997-11-13

Applicant: 삼성전자주식회사

Inventor： 박재영 ,  남석우 ,  홍경훈

IPC: H01L27/108

Abstract: 세정 공정을 통하여 표면적을 증가시키는 반구형 실리콘층을 가지는 반도체 메모리 장치의 커패시터 하부 전극 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 폴리실리콘으로 이루어지는 하부 전극을 형성한다. 상기 하부 전극의 표면에 HSG를 형성시켜서 반구형 실리콘층을 형성한다. 상기 결과물을 HNO
3 , HF, CH
3 COOH 및 순수(純水)로 이루어지는 식각액을 사용하여 세정한다. 상기 하부 전극을 형성하는 단계는 불순물 도핑 농도를 조절하기 위하여 PH
3 유량을 300 sccm 이상으로 하고, 상기 식각액은 40 중량부의 HNO
3 , 1 중량부의 HF, 2 중량부의 CH
3 COOH, 및 20 중량부의 순수(純水)로 이루어진다.