公开(公告)号：KR1020100052907A

公开(公告)日：2010-05-20

申请号：KR1020080111797

申请日：2008-11-11

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  송기환

IPC: G11C7/06 ,  G11C7/08 ,  G11C7/12

CPC classification number: G11C7/06 ,  G11C7/1012 ,  G11C7/12 ,  G11C7/18 ,  G11C2207/005

Abstract: PURPOSE: A semiconductor memory device is provided to reduce the number of signals outputted from a column decoder by selecting a plurality of bit lines in response to a bit line selection indication signal of a bit line selector. CONSTITUTION: A memory cell array(110) comprises a plurality of memory cells between a word line and a bit line. A column decoder(120) outputs a bit line selection indication signal in response to a column address. A bit line selector(130) selects, activates, and outputs the bit line selection signal in response to the bit line selection indication signal. One end of a switch is connected to a bit line. The other end is successively connected to a sensing line. A shared sense amplifier(140) comprises a sense amplifier sensing and amplifying data applied through the sensing line.

Abstract translation: 目的：提供一种半导体存储器件，用于通过选择位线选择器的位线选择指示信号来选择多个位线来减少从列解码器输出的信号数量。 构成：存储单元阵列（110）包括字线和位线之间的多个存储单元。 列解码器（120）响应于列地址输出位线选择指示信号。 位线选择器（130）响应于位线选择指示信号选择，激活和输出位线选择信号。 开关的一端连接到位线。 另一端依次连接到感测线。 共享读出放大器（140）包括感测放大器，用于感测和放大通过感测线施加的数据。

公开(公告)号：KR1020090117009A

公开(公告)日：2009-11-12

申请号：KR1020080042864

申请日：2008-05-08

Applicant: 삼성전자주식회사

Inventor： 정회주

IPC: G11C8/00 ,  G11C7/22

CPC classification number: G11C29/56012

Abstract: PURPOSE: A memory system for implementing seamless switch by minimizing latency increase is provided to minimize the increase of latency and power consumption by reducing the number of serial/parallel conversion processes. CONSTITUTION: A memory system(200) for implementing seamless switch by minimizing latency increase includes a first and m chips and a memory controller. A memory controller controls from first and m chips. The k chip includes the clock phase controller, the test data generation unit, and the phase detector. A clock phase controller outputs the k clock signal and controls the phase of the received clock signal. A test data generation unit outputs k test data in response to the k clock signal.

Abstract translation: 目的：通过减少延迟增加来实现无缝交换的存储系统，通过减少串行/并行转换过程的数量来最大限度地减少等待时间和功耗。 构成：用于通过最小化延迟增加来实现无缝切换的存储器系统（200）包括第一和第m芯片和存储器控制器。 存储器控制器从第一和第m芯片控制。 k芯片包括时钟相位控制器，测试数据生成单元和相位检测器。 时钟相位控制器输出k时钟信号并控制接收到的时钟信号的相位。 测试数据生成单元响应于k时钟信号输出k个测试数据。

公开(公告)号：KR1020080097761A

公开(公告)日：2008-11-06

申请号：KR1020070043024

申请日：2007-05-03

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  이정배

IPC: G11C7/22 ,  G11C7/10

CPC classification number: H04L25/0264 ,  H04L25/0272 ,  G11C7/22 ,  G11C7/1051 ,  G11C11/4076 ,  G11C11/4096

Abstract: A multi-phase transmitter/receiver is provided to reduce SSN noise since the transition of adjacent data doses not occurs at the same time in a single-ended signaling mode. A multi-phase transmitter/receiver latches transmission data in response to 2 or more transmission clock signals(210), transmits inversion data of transmission data to data transmission lines(13a,13b) in response to transmission clock signals in a differential signaling mode and transmits transmission data to data transmission lines in response to transmission clock signals in the single-ended signaling mode(SEmode). Data transmission to data transmission lines does not occur at the same time.

Abstract translation: 提供多相发射机/接收机以减少SSN噪声，因为在单端信令模式下，相邻数据量的转换不会同时发生。 响应于两个或更多个传输时钟信号（210），多相发射机/接收机锁存传输数据，响应于差分信令模式中的传输时钟信号将传输数据的反转数据传输到数据传输线（13a，13b），以及 响应于单端信令模式（SEmode）中的传输时钟信号，将数据传输线路发送到数据传输线。 数据传输线的数据传输不会同时发生。

公开(公告)号：KR100843707B1

公开(公告)日：2008-07-04

申请号：KR1020060042624

申请日：2006-05-11

Applicant: 삼성전자주식회사

Inventor： 정회주

IPC: G11C7/10

CPC classification number: G11C8/16 ,  G11C7/10 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1078 ,  G11C7/1084 ,  G11C8/18 ,  G11C2207/107

Abstract: 데이터 입/출력포트를 갖는 반도체 메모리 장치가 개시된다. 본 발명에 의한 반도체 메모리 장치는 디바이스 ID정보를 포함하는 패킷 명령을 디코딩하여 자신의 읽기 또는 쓰기 명령인지 아니면 다른 반도체 메모리 장치의 읽기 또는 쓰기 명령인지를 감지하는 제어신호들에 의해 인에이블되는 데이터 입/출력포트를 갖는다. 데이지 체인 구조의 메모리 모듈 및 메모리 시스템을 본 발명에 의한 메모리 장치로 구성하면 데이터 입/출력포트의 소비전력을 감소할 수 있다.

公开(公告)号：KR100801709B1

公开(公告)日：2008-02-11

申请号：KR1020060043917

申请日：2006-05-16

Applicant: 삼성전자주식회사

Inventor： 이정배 ,  정회주

IPC: G06F13/16 ,  G06F12/00

Abstract: 본 발명은 메모리 모듈 및 이를 구비한 메모리 시스템을 공개한다. 이 모듈은 복수개의 그룹 각각의 패킷 명령을 수신하고, 복수개의 그룹 각각의 리드 데이터를 발생하는 복수개의 그룹의 메모리부를 구비하고, 복수개의 그룹의 메모리부 각각은 패킷 명령을 입력하여 명령 신호 및 어드레스를 발생하고, 라이트 동작시에 패킷 명령에 포함된 2개이상의 그룹의 라이트 데이터를 발생하고, 2개이상의 그룹의 라이트 데이터를 라이트/리드 데이터 라인들을 통하여 전송하고, 리드 동작시에 라이트/리드 데이터 라인들을 통하여 전송되는 2개이상의 그룹의 리드 데이터를 수신하고 리드 데이터 라인들을 통하여 리드 데이터를 발생하는 인터페이스 장치, 및 명령 신호 및 어드레스를 공통 수신하고, 라이트 동작시에 2개이상의 그룹의 라이트 데이터중 해당하는 그룹의 라이트 데이터를 각각 수신하고, 리드 동작시에 2개이상의 그룹의 리드 데이터중 해당하는 그룹의 리드 데이터를 각각 전송하는 2개이상의 제1메모리들로 구성되어 있다.

公开(公告)号：KR1020070111062A

公开(公告)日：2007-11-21

申请号：KR1020060043917

申请日：2006-05-16

Applicant: 삼성전자주식회사

Inventor： 이정배 ,  정회주

IPC: G06F13/16 ,  G06F12/00

Abstract: A memory module and a memory system comprising the same are provided to simplify an interface structure by installing interface devices instead of installing the interface devices in memory devices. A memory module includes a plurality of memory groups for receiving packet commands and generating read data. Each of the memory groups includes an interface unit(IF) and two or more first memories(m1,m2). The interface unit generates a command signal and an address according to a packet command, generates write data included in the packet command in a write operation, transmits the write data to write/read data lines, receives read data to be transmitted to the write/read data lines in a read operation, and transmits the read data through the read data lines. The two or more first memories(m1,m2) receive the command signal and the address, receives the write data in the write operation, and transmits the read data to the write/read data lines in the read operation.

Abstract translation: 提供了包括其的存储器模块和存储器系统，以通过安装接口设备而不是将接口设备安装在存储器设备中来简化接口结构。 存储器模块包括用于接收分组命令并产生读取数据的多个存储器组。 每个存储器组包括接口单元（IF）和两个或更多个第一存储器（m1，m2）。 接口单元根据分组命令生成命令信号和地址，在写入操作中产生包含在分组命令中的写入数据，将写入数据发送到写入/读取数据线，接收要发送的写入/写入数据到写入/ 在读操作中读取数据线，并通过读数据线发送读数据。 两个或更多个第一存储器（m1，m2）接收命令信号和地址，在写入操作中接收写入数据，并且在读取操作中将读取的数据发送到写/读数据线。

公开(公告)号：KR100746225B1

公开(公告)日：2007-08-03

申请号：KR1020060013898

申请日：2006-02-13

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  김규현

IPC: G11C29/00

Abstract: A semiconductor memory device and a memory system comprising the same are provided to generate an error detection code without degradation of error detection capability. A first memory cell array block(BLK1) generates first data. A second memory cell array block(BLK2) generates second data. A first error detection code generator(ECCG1) generates a first error detection code for the first data, and generates a first final error detection signal by combining partial bits of the first error detection code and partial bits of the second error detection code. A second error detection code generator(ECCG2) generates the second error detection code for the second data, and generates a second final error detection signal by combining the other bits of the first and second error detection codes.

Abstract translation: 提供半导体存储器件和包括该半导体存储器件的存储器系统以生成错误检测代码而不降低错误检测能力。 第一存储单元阵列块（BLK1）产生第一数据。 第二存储单元阵列块（BLK2）产生第二数据。 第一错误检测码产生器（ECCG1）为第一数据产生第一错误检测码，并且通过组合第一错误检测码的部分比特和第二错误检测码的部分比特来产生第一最终错误检测信号。 第二错误检测码发生器（ECCG2）为第二数据产生第二错误检测码，并且通过组合第一和第二错误检测码的其他位来产生第二最终错误检测信号。

公开(公告)号：KR100735749B1

公开(公告)日：2007-07-06

申请号：KR1020050114416

申请日：2005-11-28

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  장영찬

IPC: G11C7/10

CPC classification number: G11C5/147 ,  G11C7/1006

Abstract: 본 발명은 반도체 메모리 장치, 메모리 시스템, 및 데이터 송수신 시스템을 공개한다. 이 장치는 내부에서 발생되는 병렬 출력 데이터를 입력하여 에러 검출 코드를 발생하는 에러 검출 코드 발생부, 병렬 출력 데이터 및 에러 검출 코드를 입력하여 직렬로 변환하여 출력 데이터를 발생하는 병직렬 변환부, 구동 제어신호에 응답하여 전류 구동 능력이 가변되어 출력 데이터를 입력하여 데이터를 발생하는 출력 드라이버, 및 구동 제어신호를 가변하고 외부로부터 인가되는 에러 신호의 변화를 검출하여 구동 제어신호를 설정하는 제어부로 구성되어 있다. 따라서, 외부로부터 인가되는 에러 신호를 이용하여 출력 드라이버들의 전류 구동 능력을 에러없이 데이터를 전송할 수 있는 최소의 전류 구동 능력을 가지도록 가변함으로써 전력 소모를 최소화할 수 있다.

公开(公告)号：KR1020070019357A

公开(公告)日：2007-02-15

申请号：KR1020050074254

申请日：2005-08-12

Applicant: 삼성전자주식회사

Inventor： 이훈 ,  정회주

IPC: G01K7/42 ,  G01K7/00

CPC classification number: G01K7/425 ,  G01K7/00 ,  G01N25/20 ,  G01K3/08 ,  H03K19/00323

Abstract: 서로 다른 동작 전압에 의해 동작되며 동일한 입력 신호에 서로 독립적으로 응답하는 인버터 딜레이 체인을 복수로 구비하는 온도 센싱 회로가 개시된다. 그러한 온도 센싱 회로는 입력 신호를 수신하여 온도가 증가함에 따라 음의 지연 변화량을 갖는 제1 딜레이 신호를 생성하기 위한 제1 온도 검출부, 상기 입력 신호를 수신하여 온도가 증가함에 따라 증가하는 양의 변화량을 갖는 제2 딜레이 신호를 생성하기 위한 제2 온도 검출부 및 상기 제1, 2 딜레이 신호를 수신하여 원하는 온도에서 온도 센싱 신호를 생성하는 비교부를 구비한다. 그리하여, 본 발명은 개선된 온도 센싱 회로 및 온도 센싱 방법을 제공함으로써, 공정상의 변수(process variation)로 인해 센싱하고자 하는 타겟 온도의 변화량이 커지게 되어 타겟 온도 센싱의 정확성이 떨어지는 문제점을 감소 또는 최소화할 수 있다.
온도 센싱, 지연량, 리프레쉬, D 플립플롭, 셀프 리프레쉬 요구신호

Abstract translation: 一种温度感测电路，包括多个反相器延迟链，所述多个反相器延迟链由不同的操作电压操作并且相互独立地响应于相同的输入信号。 这种温度感测电路包括：第一温度检测器，用于接收输入信号并随着温度的增加产生具有负延迟变化的第一延迟信号;第二温度检测器，用于接收输入信号; 以及比较器，用于接收第一和第二延迟信号并在期望的温度下生成温度感测信号。 因此，本发明提供了一种改进的温度感测电路和温度感测方法，由此减小或最小化由于工艺变化而要感测的目标温度的变化变低的问题， 你可以。

公开(公告)号：KR100640629B1

公开(公告)日：2006-10-31

申请号：KR1020050002874

申请日：2005-01-12

Applicant: 삼성전자주식회사

Inventor： 이재준 ,  정회주

IPC: G11C11/40

CPC classification number: H03L7/0812

Abstract: 외부 부하의 크기에 따라 자신의 피드백 루프의 지연 시간을 조절하여 tAC 마진을 향상시킬 수 있는 동기식 반도체 메모리 장치의 지연 동기 루프 회로 및 동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의 정보를 생성하는 방법이 제공된다. 지연 동기 루프 회로는, 출력 드라이버의 출력 단자에 상대적으로 크기가 작은 제1 부하가 연결될 때 출력 드라이버에서 발생되는 내부 클락 신호의 지연 시간인 제1 지연 시간만큼 내부 클락 신호를 지연하여 제1 지연 내부 클락 신호를 출력하는 레플리커 출력 드라이버와, 출력 단자에 제1 부하가 연결될 때 제1 지연 내부 클락 신호를 지연하지 않고 제2 지연 내부 클락 신호로서 출력하고, 출력 단자에 제1 부하의 크기보다 상대적으로 크기가 큰 제2 부하가 연결될 때 출력 드라이버에서 발생되는 내부 클락 신호의 지연 시간인 제2 지연 시간만큼 제1 지연 내부 클락 신호를 지연하여 제2 지연 내부 클락 신호로서 출력하는 전송/지연 회로와, 제2 지연 내부 클락 신호 및 외부 클락 신호 상호간의 위상 차이를 검출하는 위상 검출기와, 위상 검출기의 출력 신호에 응답하여 제어 신호를 발생하는 제어 회로와, 제어 신호에 응답하여 외부 클락 신호를 지연하여 외부 클락 신호에 동기하는 내부 클락 신호를 발생하는 가변 지연 회로를 포함한다.