公开(公告)号：KR1020030003920A

公开(公告)日：2003-01-14

申请号：KR1020010039781

申请日：2001-07-04

Applicant: 삼성전자주식회사

Inventor： 김봉현 ,  형용우 ,  강만석 ,  임헌형

IPC: H01L21/76

Abstract: PURPOSE: A shallow trench isolation method is provided to prevent adjacent gates from being short-circuited by silicon residue by completely eliminating an exposed portion of a silicon layer pattern or silicon structure in a dry etch process for forming a gate. CONSTITUTION: A pattern structure in which an oxide layer pattern, a polysilicon layer pattern and the first nitride layer pattern are sequentially stacked is formed on a silicon substrate(30). An oxide barrier layer(40) composed of a nitride layer is consecutively formed on the sidewall and upper surface of the pattern structure and the exposed silicon substrate. The oxide barrier layer exposed to the silicon substrate is etched by using the pattern structure as an etch mask. The silicon substrate is etched to form a trench(42). The inner surface of the trench is oxidized to form a thermal oxide layer on the inner surface of the trench. A field oxide layer filling the trench is formed.

Abstract translation: 目的：提供浅沟槽隔离方法以通过在用于形成栅极的干蚀刻工艺中完全消除硅层图案或硅结构的暴露部分来防止相邻栅极被硅残渣短路。 构成：在硅衬底（30）上形成氧化物层图案，多晶硅层图案和第一氮化物层图案顺序层叠的图案结构。 在图案结构的侧壁和上表面以及暴露的硅衬底上连续地形成由氮化物层构成的氧化物阻挡层（40）。 通过使用图案结构作为蚀刻掩模蚀刻暴露于硅衬底的氧化物阻挡层。 蚀刻硅衬底以形成沟槽（42）。 沟槽的内表面被氧化以在沟槽的内表面上形成热氧化层。 形成填充沟槽的场氧化层。

公开(公告)号：KR100343134B1

公开(公告)日：2002-10-25

申请号：KR1019980027663

申请日：1998-07-09

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  박영욱 ,  형용우

IPC: H01L21/31

Abstract: 유전막 형성방법에 관해 개시되어 있다. 특히, 유전막 형성에 필요한 가스 공급 라인들중 하나가 상기 유전막의 어닐에 필요한 어닐 가스의 공급 라인으로도 사용되는 반응챔버를 이용한 유전막 형성방법에 관해 개시되어 있다. 상기 반응챔버를 이용하여 유전막의 형성과 형성된 유전막의 어닐을 인-시츄로 실시한다. 이에 따라 상기 유전막 형성공정의 공정시간을 단축하여 반도체 장치의 생산성을 높일 수 있을 뿐만 아니라 하나의 반응챔버에서 유전막 형성과 유전막의 어닐링이 이루어짐으로써 관련 설비의 체적 감소 및 설비를 단순화 할 수 있는 이점이 있다.

公开(公告)号：KR1020010108963A

公开(公告)日：2001-12-08

申请号：KR1020000030037

申请日：2000-06-01

Applicant: 삼성전자주식회사

Inventor： 형용우

IPC: H01L27/108

Abstract: 본 발명은 DRAM 소자 및 그 제조방법에 관한 것으로, 본 발명의 DRAM 소자는, 단위 메모리 셀이 복수개 형성된 셀 어레이 영역과, 셀 어레이 영역을 구동하기 위한 주변회로 영역을 가지는 DRAM 소자에 있어서, 셀 어레이 영역과 주변회로 영역의 경계에, 셀 어레이 영역을 둘러싸며 셀 어레이 영역의 커패시터와 실질적으로 동일한 높이의 장벽을 구비한다. 본 발명에 따르면, 셀 어레이 영역의 커패시터의 전극면적을 충분히 확보하면서 셀 어레이 영역과 주변회로 영역의 단차를 없앨 수 있어, 커패시터 형성후 후속공정에서의 단차에 따른 문제점들이 해결된다.

公开(公告)号：KR100304699B1

公开(公告)日：2001-09-26

申请号：KR1019990000055

申请日：1999-01-05

Applicant: 삼성전자주식회사

Inventor： 남갑진 ,  원석준 ,  박기연 ,  형용우 ,  박영욱

IPC: H01L27/108

CPC classification number: H01L21/02183 ,  C03C23/0075 ,  H01L21/02271 ,  H01L21/0231 ,  H01L21/02315 ,  H01L21/02337 ,  H01L21/31604 ,  H01L27/1085 ,  H01L28/56

Abstract: 탄탈륨산화막으로이루어지는유전막을갖춘커패시터제조방법에관하여개시한다. 본발명에서는반도체기판의활성영역에전기적으로연결되는하부전극을형성한다. 상기하부전극의표면에실리콘산화물, 실리콘질화물및 이들의조합으로이루어지는군에서선택되는성분을포함하는전처리막을형성한다. Ta 전구체를사용하여소정의온도범위에서선택되는제1 온도에서증착된제1 유전막과, 상기소정의온도범위에서선택되고상기제1 온도와는다른제2 온도에서증착된제2 유전막으로이루어지는유전막을상기전처리막위에형성한다. 상기유전막을산소분위기에서열처리하는단계를포함한다.

公开(公告)号：KR1020010038144A

公开(公告)日：2001-05-15

申请号：KR1019990046015

申请日：1999-10-22

Applicant: 삼성전자주식회사

Inventor： 형용우 ,  이상협

IPC: H01L27/10

Abstract: PURPOSE: A method for masking a bit line and a word line is to protect the word line and the bit line when forming an opening to be provided with a storage electrode of a capacitor by using an SAC(self aligned contact) etching process. CONSTITUTION: An isolation layer(310) is formed on a semiconductor substrate(300). A gate oxide layer, a word line conductive layer, the first masking layer, and the second masking layer are formed in this order on an active region of the substrate defined by the isolation layer. A word line(330') with an upper part thereof masked is formed by patterning the gate oxide layer, the word line conductive layer, the first masking layer, and the second masking layer, using a photolithography. A source region(360) and a drain region(370) are formed by implanting a low concentration conductive impurity into the substrate by using the masked word line as an ion implantation mask. A spacer(380) is formed to mask the sidewall of the masked word line. An LDD(lightly doped drain) structure is formed by implanting a high concentration conductive impurity into the substrate by using the masked word line as an ion implantation mask.

Abstract translation: 目的：掩蔽位线和字线的方法是通过使用SAC（自对准接触）蚀刻工艺形成要提供电容器的存储电极的开口时，保护字线和位线。 构成：在半导体衬底（300）上形成隔离层（310）。 栅极氧化物层，字线导电层，第一掩模层和第二掩模层依次形成在由隔离层限定的衬底的有源区上。 通过使用光刻法对栅极氧化物层，字线导电层，第一掩模层和第二掩模层进行图案化，形成其上部掩模的字线（330'）。 通过使用被掩蔽的字线作为离子注入掩模，将低浓度导电杂质注入到衬底中，形成源区（360）和漏区（370）。 形成间隔物（380）以掩蔽掩蔽字线的侧壁。 通过使用被掩蔽的字线作为离子注入掩模，将高浓度的导电杂质注入到衬底中，形成LDD（轻掺杂漏极）结构。

公开(公告)号：KR1020010037025A

公开(公告)日：2001-05-07

申请号：KR1019990044303

申请日：1999-10-13

Applicant: 삼성전자주식회사

Inventor： 형용우 ,  박영욱 ,  남갑진

IPC: H01L27/108

Abstract: PURPOSE: A method for manufacturing a capacitor storage electrode having an uneven surface of a semiconductor device is to provide the storage electrode suitable for a highly integrated semiconductor capacitor, by maximizing an effective area of the capacitor storage electrode and minimizing the thickness of the storage electrode, and by minimizing an area occupied by the storage electrode in a cell. CONSTITUTION: An insulating layer having a contact hole exposing a predetermined region of a substrate(21) is formed. The contact hole is buried with a conductive material and planarized to form a contact plug(25). The contact plug is exposed to the surface of the insulating layer, and a molding layer has an uneven surface and a storage electrode supporting part(30) in which a storage electrode(32) is to be located. A conductive material is deposited on the entire surface including the molding layer to form the storage electrode. The storage electrode layer deposited on an upper surface of the molding layer is eliminated, and the molding layer is exposed to leave a space between electrodes. The exposed molding layer is eliminated to form an uneven storage electrode.

Abstract translation: 目的：制造具有半导体器件不平坦表面的电容器存储电极的方法是通过最大化电容器存储电极的有效面积并使存储电极的厚度最小化来提供适合于高度集成的半导体电容器的存储电极 并且通过使小室中的存储电极占据的面积最小化。 构成：形成具有暴露基板（21）的预定区域的接触孔的绝缘层。 接触孔用导电材料掩埋并平坦化以形成接触塞（25）。 接触插塞暴露于绝缘层的表面，成型层具有不平坦表面和存放电极（32）的存储电极支撑部（30）。 在包括成型层的整个表面上沉积导电材料以形成存储电极。 消除了沉积在成型层的上表面上的存储电极层，并且模塑层被暴露以在电极之间留下空间。 消除暴露的成型层以形成不均匀的存储电极。

公开(公告)号：KR100284745B1

公开(公告)日：2001-03-15

申请号：KR1020000048328

申请日：2000-08-21

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  박영욱 ,  형용우

IPC: H01L21/20

Abstract: 유전막 형성에 필요한 가스 공급 라인들중 하나가 상기 유전막의 어닐에 필요한 어닐 가스의 공급 라인으로도 사용되는 반응 챔버에 관해 개시되어 있다. 상기 반응챔버를 이용하여 유전막의 형성과 형성된 유전막의 어닐을 인-시츄로 실시한다. 이에 따라 상기 유전막 형성공정의 공정시간을 단축하여 반도체 장치의 생산성을 높일 수 있을 뿐만 아니라 하나의 반응챔버에서 유전막 형성과 유전막의 어닐링이 이루어짐으로써 관련 설비의 체적 감소 및 설비를 단순화 할 수 있는 이점이 있다.

公开(公告)号：KR1020000050306A

公开(公告)日：2000-08-05

申请号：KR1019990000055

申请日：1999-01-05

Applicant: 삼성전자주식회사

Inventor： 남갑진 ,  원석준 ,  박기연 ,  형용우 ,  박영욱

IPC: H01L27/108

CPC classification number: H01L21/02183 ,  C03C23/0075 ,  H01L21/02271 ,  H01L21/0231 ,  H01L21/02315 ,  H01L21/02337 ,  H01L21/31604 ,  H01L27/1085 ,  H01L28/56

Abstract: PURPOSE: A method for manufacturing a capacitor having a tantalum oxidation layer is provided to increase productivity, by improving an electrical characteristic of the capacitor, and by reducing an incubation time in an evaporation process for forming the tantalum oxidation layer. CONSTITUTION: A method for manufacturing a capacitor having a tantalum oxidation layer comprises four steps. The first step is to form a lower electrode electrically connected to an active region of a semiconductor substrate. The second step is to form a prior treatment layer including a component selected from a group of a silicon oxidation material, a silicon nitride material and a composition of the two, on the surface of the lower electrode. The third step is to form a dielectric layer on the prior treatment layer, in which the dielectric layer is composed of a first dielectric layer and a second dielectric layer. The first dielectric layer is evaporated in a first temperature selected from a predetermined scope of temperature. The second dielectric layer is evaporated in a second temperature different from the first temperature, the second temperature being selected from the predetermined scope of temperature. The fourth step is to perform a heat treatment regarding the dielectric layer in an oxygen atmosphere.

Abstract translation: 目的：提供一种用于制造具有钽氧化层的电容器的方法，以通过改善电容器的电特性以及通过减少用于形成钽氧化层的蒸发过程中的孵育时间来提高生产率。 构成：制造具有钽氧化层的电容器的方法包括四个步骤。 第一步是形成电连接到半导体衬底的有源区的下电极。 第二步是在下电极的表面上形成包括选自硅氧化材料，氮化硅材料和二者的组成的组分的预处理层。 第三步骤是在现有处理层上形成电介质层，其中电介质层由第一介电层和第二电介质层构成。 第一介电层在选自预定温度范围的第一温度下蒸发。 第二介电层在与第一温度不同的第二温度下蒸发，第二温度选自预定的温度范围。 第四步是在氧气氛中对电介质层进行热处理。

公开(公告)号：KR1020000008020A

公开(公告)日：2000-02-07

申请号：KR1019980027663

申请日：1998-07-09

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  박영욱 ,  형용우

IPC: H01L21/31

CPC classification number: C23C16/56 ,  C23C16/405

Abstract: PURPOSE: A reaction chamber and dielectric layer forming method using the reaction chamber are provided to decrease a processing time of the dielectric layer formation by performing the formation process and annealing process in-situ. CONSTITUTION: The reaction chamber comprises a quartz shower head(42) formed at sallow wall of the reaction chamber(40); a susceptor(44) for heating a semiconductor substrate(46) formed at bottom portion of the quartz shower head(42); and a pumping line(48) connected to the bottom of the reaction chamber. The quartz shower head(42) further comprises a first gas supplying line(56) formed at one end of the shower head and a second gas supplying line(58) formed at other end of the shower head. A source gas is inserted to the reaction chamber thorough the first gas supplying line(56) and a reaction gas and an annealing gas are inserted to the reaction chamber(40) via the second gas supplying line(58).

Abstract translation: 目的：提供使用反应室的反应室和介电层形成方法，以通过原位进行形成工艺和退火工艺来减少介电层形成的处理时间。 构成：反应室包括在反应室（40）的底壁形成的石英花洒头（42）; 用于加热形成在石英花洒头（42）的底部处的半导体衬底（46）的基座（44）; 和连接到反应室底部的泵送管线（48）。 石英花洒头（42）还包括形成在淋浴喷头的一端的第一气体供应管线（56）和形成在喷淋头的另一端的第二气体供应管线（58）。 原料气通过第一气体供给管线（56）插入反应室，反应气体和退火气体经由第二气体供给管线（58）插入反应室（40）。

公开(公告)号：KR1020000007802A

公开(公告)日：2000-02-07

申请号：KR1019980027317

申请日：1998-07-07

Applicant: 삼성전자주식회사

Inventor： 남갑진 ,  남상돈 ,  원석준 ,  형용우

IPC: H01L27/04

Abstract: PURPOSE: A capacitor and fabrication method thereof are provided to prevent a generation of void and improve a leakage current of dielectric layer by using multi-dielectric layers having an amorphous layer between therein. CONSTITUTION: The capacitor structure comprises a semiconductor substrate(40); a lower electrode(46) formed on the semiconductor substrate(40); a diffusion barrier layer(48) on the lower electrode; multi-dielectric layers(50a, 54a) having an amorphous layer(52) formed at interface between the multi-dielectric layers; and an upper electrode(58) formed on the multi-dielectric layers. The amorphous layer(52) made of substance having a high crystallization temperature compared to the dielectric layers(50a, 54a).

Abstract translation: 目的：提供电容器及其制造方法，以通过使用其间具有非晶层的多电介质层来防止空隙的产生和电介质层的漏电流。 构成：电容器结构包括半导体衬底（40）; 形成在所述半导体衬底（40）上的下电极（46）; 在下电极上的扩散阻挡层（48）; 具有形成在所述多电介质层之间的界面处的非晶层（52）的多电介质层（50a，54a） 和形成在多电介质层上的上电极（58）。 与介电层（50a，54a）相比，具有高结晶温度的物质制成的非晶层（52）。