公开(公告)号：KR100858527B1

公开(公告)日：2008-09-12

申请号：KR1020070037969

申请日：2007-04-18

Applicant: 삼성전자주식회사

Inventor： 김종면 ,  류수정 ,  유동훈 ,  서동관 ,  김정욱

IPC: G06F12/00

CPC classification number: G06F12/0897 ,  G06F12/123

Abstract: A cache memory system using temporal locality information and a data storage method are provided to increase lifetime of data though not increasing a size of a cache memory. A cache memory system includes a main cache(110), an extended cache(120) and a separation cache(130). The main cache stores data accessed by a CPU. When the main cache stores the accessed data by using a full associative type, part of the data prestored at the main cache is evicted from the main cache in case that there exists no space at the main cache. When the main cache stores the accessed data by using a set associative type, part of the data prestored at each space is evicted from the main cache in case that data is prestored at the space. The extended cache stores all the data evicted from the main cache. The separation cache stores the data evicted from the extended cache via a data path if temporal locality information in correspondence with data evicted from the extended cache satisfies preset conditions.

Abstract translation: 提供了使用时间局部性信息和数据存储方法的高速缓冲存储器系统，以增加数据的寿命，而不增加高速缓冲存储器的大小。 高速缓冲存储器系统包括主缓存（110），扩展高速缓存（120）和分离高速缓存（130）。 主缓存存储CPU访问的数据。 当主缓存通过使用完全关联类型存储访问的数据时，在主缓存中预存的部分数据在主缓存中被消除，以防在主缓存上不存在空间。 当主缓存通过使用设置的关联类型存储访问的数据时，在数据被预先存储在空间的情况下，在每个空间预存的数据的一部分被从主缓存中逐出。 扩展缓存存储从主缓存中删除的所有数据。 如果与从扩展高速缓存的数据相对应的时间局部性信息满足预设条件，则分离高速缓存通过数据路径存储从扩展高速缓存中被驱逐的数据。

公开(公告)号：KR1020080078131A

公开(公告)日：2008-08-27

申请号：KR1020070017775

申请日：2007-02-22

Applicant: 삼성전자주식회사

Inventor： 김종면 ,  류수정 ,  유동훈 ,  김홍석 ,  김희석 ,  김정욱 ,  민경준

IPC: G06F12/02 ,  G06F12/08 ,  G06F12/00

CPC classification number: G06F8/443 ,  G06F8/447 ,  G06F12/0207

Abstract: A method for accessing a memory with 3D(Dimensional) address mapping is provided to enable a triple loop included in a program to access a LAM(Linear Addressable Memory) efficiently by using the 3D address mapping and map a linear address to a 3D address suitable for address calculation of the memory accessed by the tripe loop. 'a', 'b', and 'c' are obtained from a code accessing a memory by a triple loop included in a program(810). 'a', 'b', and 'c' are the number available to a loop parameter of the innermost loop, a middle loop, and the outmost loop of the triple loop. A start address of the memory accessed by the tripe loop is obtained(820). 'aXbXc' addresses of the memory accessed by the triple loop are obtained by using the start address and a predetermined formula(830). A linear address of the memory is mapped to an (x,y,z) 3D address.

Abstract translation: 提供了一种使用3D（维度）地址映射来访问存储器的方法，以使程序中包含的三重循环能够通过使用3D地址映射有效地访问LAM（线性可寻址存储器），并将线性地址映射到适合的3D地址 用于由tripe循环访问的存储器的地址计算。 通过包含在程序（810）中的三重循环的访问存储器的代码获得'a'，'b'和'c'。 'a'，'b'和'c'是可循环参数的最多循环，中间循环和最后一个循环的循环次数。 获得由tripe循环访问的存储器的起始地址（820）。 通过使用起始地址和预定公式（830）获得由三重环路访问的存储器的'aXbXc'地址。 存储器的线性地址映射到（x，y，z）3D地址。

公开(公告)号：KR100681199B1

公开(公告)日：2007-02-09

申请号：KR1020060003018

申请日：2006-01-11

Applicant: 삼성전자주식회사

Inventor： 류수정 ,  김정욱 ,  유동훈 ,  김희석

IPC: G06F9/22

Abstract: A method and a device for handling an interrupt in a CGA(Coarse Grained Array) are provided to handle the interrupt while satisfying real-time constraint in case that the interrupt is generated during execution of a loop in the CGA and reduce overhead for context switching in a processor including the CGA by making only the small quantity of data stored in a memory in the case that the interrupt needs the context switching. The CGA(410) includes multiple function units/register files(480). The loop executed in the CGA is slit into multiple sub loops according to a predetermined rule. If an interrupt request is generated during the execution of the sub loop in the CGA, the interrupt request is handled after finish of the execution of the sub loop is waited. A data memory(430) is placed to the outside of the CGA and stores a result value of the execution of the finished sub loop. If the context switching is needed for handing the interrupt request, the result value of the execution of the sub loop is stored in the data memory after the sub loop is completed and the interrupt request is handled. A configuration memory(420) stores configuration information of the CGA.

Abstract translation: 提供了一种用于处理CGA（粗粒度阵列）中的中断的方法和设备，以便在CGA中执行循环期间产生中断并且减少用于上下文切换的开销的情况下满足实时约束的同时处理中断 在包含CGA的处理器中，在中断需要上下文切换的情况下，通过仅存储少量数据存储在存储器中。 CGA（410）包括多个功能单元/寄存器文件（480）。 根据预定的规则，在CGA中执行的循环被分割成多个子循环。 如果在执行CGA中的子循环期间产生中断请求，则等待完成子循环的执行后处理中断请求。 数据存储器（430）被放置到CGA的外部并存储完成的子循环的执行的结果值。 如果需要上下文切换来处理中断请求，则在完成子循环并处理中断请求后，将子循环执行的结果值存储在数据存储器中。 配置存储器（420）存储CGA的配置信息。

公开(公告)号：KR100663709B1

公开(公告)日：2007-01-03

申请号：KR1020050131776

申请日：2005-12-28

Applicant: 삼성전자주식회사

Inventor： 김희석 ,  유동훈 ,  김정욱 ,  류수정

IPC: G06F9/38

CPC classification number: G06F9/3012 ,  G06F9/30105 ,  G06F9/30116 ,  G06F9/30123 ,  G06F9/3863

Abstract: A device and a method for handling exception in a reconfigurable architecture are provided to efficiently handle the exception generated in a tightly-coupled CGA(Coarse Grained Array) architecture operated as an array mode. A CGA(310) includes multiple processing elements(311). A central register file(370) includes multiple register files(313). A shadow central register file(375) includes multiple register files respectively matched with the register files included in the central register file. Multiple shadow register files(314) are respectively matched with the register files included in a part of predetermined processing elements. The shadow central register file and the shadow register files are used when exception handling is performed.

Abstract translation: 提供了用于处理可重新配置架构中的异常的设备和方法，以有效地处理在作为阵列模式操作的紧耦合CGA（粗粒度阵列）架构中生成的异常。 CGA（310）包括多个处理元件（311）。 中央寄存器文件（370）包括多个寄存器文件（313）。 阴影中心寄存器文件（375）包括分别与包括在中央寄存器文件中的寄存器文件相匹配的多个寄存器文件。 多个影子寄存器文件（314）分别与包含在预定处理元件的一部分中的寄存器文件相匹配。 当执行异常处理时，将使用阴影中心寄存器文件和影子寄存器文件。

公开(公告)号：KR102264163B1

公开(公告)日：2021-06-11

申请号：KR1020140142771

申请日：2014-10-21

Applicant: 삼성전자주식회사

Inventor： 심희준 ,  류수정 ,  이상헌 ,  권순민 ,  김호영 ,  정성훈

IPC: G06T15/04

公开(公告)号：KR102219294B1

公开(公告)日：2021-02-23

申请号：KR1020140016933

申请日：2014-02-13

Applicant: 삼성전자주식회사

Inventor： 유정준 ,  정석윤 ,  류수정 ,  유동훈 ,  최윤서

IPC: G06T1/00

Abstract: 커브렌더링방법및 장치가개시된다. 그커브렌더링방법은, 커브렌더링을위한제어점들의시작점과끝점을연결하는직선의길이를이용하여스텝사이즈를결정하는단계; 및상기제어점들이주어지면결정되는커브방정식의계수값과상기계산된스텝사이즈를이용하여 Forward Differencing 알고리즘에의한초기값들을구하고, 상기초기값들의덧셈연산에의해계산되는픽셀의좌표값을이용하여 FDA 테이블을생성하고, 상기 FDA 테이블을참조하여픽셀의좌표값을구하는단계를포함할수 있으며, 상기픽셀의좌표값이구해지면직전픽셀의좌표값과비교하여크랙(crack) 발생을체크하는단계; 및크랙이발생하면현재픽셀과직전픽셀사이에픽셀을추가하는단계를더 포함할수 있다. 본발명의실시예에의하면, 커브렌더링시발생하는중복렌더링과크랙을용이하게없앨수 있어커브렌더링성능은물론커브의질(Quality)을개선할수 있다. Adaptive Forward Difference Algorithm(AFDA)에비해서는, 스텝사이즈의변동(StepSize Fluctuation)을제거할수 있고, 크랙처리방식도간단하며, 커브렌더링성능이개선될수 있다.

公开(公告)号：KR102110812B1

公开(公告)日：2020-05-14

申请号：KR1020130062011

申请日：2013-05-30

Applicant: 삼성전자주식회사 ,  한국과학기술원

Inventor： 서웅 ,  조연곤 ,  류수정 ,  송석우 ,  김동준 ,  이민석

IPC: G06F9/38 ,  G06F9/46

公开(公告)号：KR101926464B1

公开(公告)日：2018-12-07

申请号：KR1020120113103

申请日：2012-10-11

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 이진호 ,  정무경 ,  최기영 ,  조연곤 ,  류수정

IPC: G06F9/46 ,  G06F8/40

Abstract: 멀티코어 프로세서에서 수행되는 프로그램의 컴파일 시에 스크래치패드 메모리의 크기에 따라 태스크에 지정되는 통신방식을 최적화함으로써 프로그램의 절전성능과 동작속도를 향상시킬 수 있는 멀티코어 프로세서에서 수행되는 프로그램의 컴파일 방법, 멀티코어 프로세서의 태스크 매핑 방법 및 태스크 스케줄링 방법이 개시된다.

公开(公告)号：KR101909489B1

公开(公告)日：2018-10-18

申请号：KR1020130009121

申请日：2013-01-28

Applicant: 삼성전자주식회사

Inventor： 유윤주 ,  류수정 ,  유병인 ,  이영범 ,  장경자 ,  조영철 ,  황효선

IPC: G06F3/147 ,  H04N5/445 ,  H04N5/64

Abstract: 디지털텔레비전은적어도하나의소스로부터수신된비디오신호를디스플레이하는디스플레이장치; 상기디스플레이장치를지지하는적어도하나의다리; 상기디스플레이장치와연결되고, 상기디스플레이장치의수직적(vertical) 회전을지원하는회전기; 및상기디스플레이장치의수직적회전을감지하여, 상기디스플레이장치의동작모드를수직모드또는수평모드중 어느하나로결정하는모드결정부를포함한다.

公开(公告)号：KR101788245B1

公开(公告)日：2017-11-16

申请号：KR1020110017412

申请日：2011-02-25

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  류수정 ,  김호영 ,  서웅 ,  조영철

IPC: G06F12/08

CPC classification number: G06F12/0853 ,  G06F12/0846

Abstract: 주소공간을정해진크기의주소영역으로분할하고, 분할된주소영역을캐시뱅크들에순차적또는비순차적으로할당함으로써, 특정캐시에접근이집중되는것을방지할수 있는다중포트캐시메모리장치및 그구동방법이개시된다. 본발명의일 실시예에따르면, 다중포트캐시메모리장치는주소공간(address space)을정해진크기의주소영역(address region)들로분할하고, 분할된제 1 주소영역을제 1 캐시뱅크에할당하고, 상기분할된제 1 주소영역다음의분할된제 2 주소영역을제 2 캐시뱅크에할당할수 있다.

Abstract translation: 将所述地址空间分成指定大小的地址区域，并且通过分配在高速缓存银行依次或乱序的分段的地址空间，一个多端口高速缓存，以防止进入浓度到一个特定的超高速缓冲存储器装置和其驱动方法 等等。 根据本发明的实施例，多端口高速缓冲存储器装置将地址空间划分为预定大小的地址区域，将划分的第一地址区域分配给第一高速缓存存储区 并且可以将划分的第一地址区域之后的划分的第二地址区域分配给第二高速缓存存储体。