公开(公告)号：KR1020140046897A

公开(公告)日：2014-04-21

申请号：KR1020120113103

申请日：2012-10-11

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 이진호 ,  정무경 ,  최기영 ,  조연곤 ,  류수정

IPC: G06F9/46 ,  G06F9/45

CPC classification number: G06F8/41 ,  G06F8/45 ,  G06F8/40 ,  G06F9/46

Abstract: Disclosed are a method for compiling a program running on a multi-core processor capable of improving the power saving performance and operation speed of the program by optimizing a communication method assigned to a task according to the size of a scratch pad when the program performed in the multi-core processor is compiled, a method for matting the task of the multi-core processor, and a method for scheduling the task. [Reference numerals] (AA) Start; (BB) End; (S500) Step of generating an initial solution; (S510) Approximate optimization step; (S520) Scheduling step

Abstract translation: 公开了一种用于编译在多核处理器上运行的程序的方法，其能够通过在程序执行时根据便笺本的大小优化分配给任务的通信方法来提高程序的节电性能和操作速度 多核处理器被编译，用于消除多核处理器的任务的方法，以及调度任务的方法。 （附图标记）（AA）开始; （BB）结束; （S500）生成初始解的步骤; （S510）近似优化步骤; （S520）调度步骤

公开(公告)号：KR101926464B1

公开(公告)日：2018-12-07

申请号：KR1020120113103

申请日：2012-10-11

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 이진호 ,  정무경 ,  최기영 ,  조연곤 ,  류수정

IPC: G06F9/46 ,  G06F8/40

Abstract: 멀티코어 프로세서에서 수행되는 프로그램의 컴파일 시에 스크래치패드 메모리의 크기에 따라 태스크에 지정되는 통신방식을 최적화함으로써 프로그램의 절전성능과 동작속도를 향상시킬 수 있는 멀티코어 프로세서에서 수행되는 프로그램의 컴파일 방법, 멀티코어 프로세서의 태스크 매핑 방법 및 태스크 스케줄링 방법이 개시된다.

公开(公告)号：KR102143520B1

公开(公告)日：2020-08-11

申请号：KR1020140123716

申请日：2014-09-17

Applicant: 삼성전자주식회사

Inventor： 최현민 ,  김주연 ,  김현조 ,  정무경

IPC: H01L27/108

公开(公告)号：KR101918464B1

公开(公告)日：2018-11-15

申请号：KR1020110092604

申请日：2011-09-14

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  서웅 ,  류수정 ,  유동훈 ,  조연곤 ,  김호영 ,  이진석 ,  진승훈 ,  김창무

IPC: G06F9/06 ,  G06F9/305

CPC classification number: G06F9/30032 ,  G06F9/30036

Abstract: 스위즐인스트럭션실행에따른오버헤드를줄이기위하여, 벡터연산과관련된데이터세트(data set)를저장하는하나또는그 이상의벡터레지스터, 및벡터레지스터의데이터세트에대한스위즐패턴(swizzle pattern)을제공하는스위즐패턴제공부를포함하는프로세서가제공된다.

公开(公告)号：KR100724577B1

公开(公告)日：2007-06-04

申请号：KR1020060071637

申请日：2006-07-28

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  왕싸오췐 ,  공배선

IPC: H01L21/336

Abstract: A semiconductor device having high output resistance and its fabricating method are provided to prevent channel length modulation by using a channel region having a slope doped profile. A source LDD(Lightly Doped Drain) region(62S) extends from a source region(75S) towards a gate electrode(56) in an active region(52). The LDD region has second conductive ions. A drain LDD region(65D) extends from a drain region(75D) towards the gate electrode in the active region. The drain LDD region has second conductive impurity ions, the impurity density of the drain LDD region being higher than that of the drain LDD region. A first halo region(69S) is formed in the active region to enclose the source LDD region, and has a first conductive impurity ions, the impurity density of the halo region being higher than that of the active region.

Abstract translation: 提供具有高输出电阻的半导体器件及其制造方法，以通过使用具有斜坡掺杂分布的沟道区来防止沟道长度调制。 源极LDD（轻掺杂漏极）区域（62S）从源极区域（75S）朝有源区域（52）中的栅极电极（56）延伸。 LDD区域具有第二导电离子。 漏极LDD区域（65D）从漏极区域（75D）朝有源区域中的栅极电极延伸。 漏极LDD区域具有第二导电杂质离子，漏极LDD区域的杂质浓度高于漏极LDD区域的杂质浓度。 在有源区中形成第一晕区（69S）以封闭源LDD区，并且具有第一导电杂质离子，晕区的杂质浓度高于有源区的杂质浓度。

公开(公告)号：KR100569708B1

公开(公告)日：2006-04-10

申请号：KR1020040006823

申请日：2004-02-03

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  오창봉 ,  강희성 ,  고영건

IPC: H01L29/78

Abstract: 리세스된 채널을 갖는 반도체 장치 및 그 제조 방법이 개시되어 있다. 액티브 및 필드 영역이 구분된 반도체 기판이 구비된다. 상기 액티브 영역 상에 형성되고, 게이트 형성 부위에 게이트 트렌치를 갖는 반도체층이 구비된다. 상기 게이트 트렌치 내부를 채우면서 상기 반도체층 상부로 일부 돌출되는 게이트 구조물이 구비된다. 상기 게이트 구조물 양측의 반도체층 표면 아래에 형성된 불순물 영역들이 구비된다. 상기 불순물 영역들과 접속하고, 적어도 상기 불순물 영역 전체를 덮는 도전 패턴을 구비하는 반도체 장치를 제공한다. 상기 반도체 장치는 상기 도전 패턴을 구비함으로서, 이 후의 콘택 형성시에 얼라인 마진이 증가되어 상기 기판 상에 형성되는 액티브 영역의 면적을 더욱 축소시킬 수 있다.

Abstract translation: 公开了具有凹槽的半导体器件及其制造方法。 以及具有与之分离的有源区和场区的半导体衬底。 以及形成在有源区上并在栅极形成部分具有栅极沟槽的半导体层。 并且在填充栅极沟槽时部分地突出在半导体层上方的栅极结构。 提供形成在栅极结构两侧的半导体层表面下方的杂质区域。 并且导电图案连接到杂质区并且至少覆盖整个杂质区。 通过提供导电图案，半导体器件可以在随后的接触形成中增加对准裕量，从而进一步减小形成在基板上的有源区域的面积。

公开(公告)号：KR100524907B1

公开(公告)日：2005-12-21

申请号：KR1019980032397

申请日：1998-08-10

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  김영욱 ,  도명근

IPC: H01L21/28

Abstract: 반도체 장치의 금속 배선 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 금속 배선층을 형성한다. 상기 금속 배선층 위에 식각 저지용 절연막을 형성한다. 상기 식각 저지용 절연막 및 금속 배선층을 패터닝하여 각각 식각 저지용 절연막 패턴으로 덮인 복수의 금속 배선 패턴을 형성한다. 상기 금속 배선 패턴들 사이에 평탄화된 저유전막을 형성한다.

公开(公告)号：KR100459723B1

公开(公告)日：2004-12-03

申请号：KR1020020054605

申请日：2002-09-10

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  이경태

IPC: H01L21/28

CPC classification number: H01L21/76838 ,  H01L21/3212 ,  H01L21/76816 ,  H01L23/5222 ,  H01L23/5283 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Provided is a method of manufacturing a semiconductor device having a first region, in which a capacitance component is a dominant cause of a RC delay, and a second region, in which a resistance component is a dominant cause of a RC delay. The method comprises performing a first etching process to an insulating layer formed on a semiconductor substrate, so that a first trench having a first thickness and a second trench having the first thickness are formed in the first region and the second region, respectively; performing a second etching process to the second trench, so that a third trench having a second thickness thicker than the first thickness is formed in the second region; filling the first trench and the third trench with a metal layer; and removing portions of the metal layer, so that a first metal interconnection and a second metal interconnection are formed inside of the first trench and the third trench, respectively.

Abstract translation: 提供一种制造半导体器件的方法，该半导体器件具有其中电容分量是RC延迟的主要原因的第一区域和其中电阻分量是RC延迟的主导原因的第二区域。 该方法包括：对形成在半导体衬底上的绝缘层执行第一蚀刻工艺，使得具有第一厚度的第一沟槽和具有第一厚度的第二沟槽分别形成在第一区域和第二区域中; 对所述第二沟槽执行第二蚀刻工艺，使得具有比所述第一厚度更厚的第二厚度的第三沟槽形成在所述第二区域中; 用金属层填充第一沟槽和第三沟槽; 以及去除部分金属层，从而分别在第一沟槽和第三沟槽内部形成第一金属互连和第二金属互连。

公开(公告)号：KR1020000051034A

公开(公告)日：2000-08-16

申请号：KR1019990001266

申请日：1999-01-18

Applicant: 삼성전자주식회사

Inventor： 정무경

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a conductive wiring layer of a semiconductor device is by decreasing an electrostatic capacity by forming a large void in the dielectric layer between the conductive wiring layers. CONSTITUTION: A method for forming a conductive wiring layer of the semiconductor device contains the following steps: a step to form a first conduction layer by interposing an inter-layer dielectric on the semiconductor substrate; a step to form a cap layer on the first conduction layer; a step to form a cap layer pattern and the first conduction layer pattern after etching the cap layer and the first conduction layer by using a fixed mask layer pattern, but to project the cap layer pattern to the outside of the first conduction layer pattern by getting the etching selection ratio of the cap layer and the first conductive layer; a step to form the insulating layer in front surface of the structural body formed with the cap layer pattern and the first conduction layer pattern, and to form the void in the dielectric layer between the first conduction layer patterns; and a step to form the second conduction layer pattern to be connected with the first conduction layer pattern through the inter-layer dielectric.

Abstract translation: 目的：形成半导体器件的导电布线层的方法是通过在导电布线层之间的电介质层中形成大的空隙来降低静电容量。 构成：用于形成半导体器件的导电布线层的方法包括以下步骤：通过在半导体衬底上插入层间电介质形成第一导电层的步骤; 在第一导电层上形成盖层的步骤; 通过使用固定掩模层图案蚀刻覆盖层和第一导电层之后形成覆盖层图案和第一导电层图案的步骤，但是通过获得第一导电层图案将盖层图案投影到第一导电层图案的外侧 盖层和第一导电层的蚀刻选择比; 在形成有盖层图案和第一导电层图案的结构体的前表面上形成绝缘层的步骤，并且在第一导电层图案之间的电介质层中形成空隙; 以及通过层间电介质形成与第一导电层图案连接的第二导电层图案的步骤。

公开(公告)号：KR101829278B1

公开(公告)日：2018-02-19

申请号：KR1020110086505

申请日：2011-08-29

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  정노영 ,  김경우

IPC: H01L27/11 ,  H01L21/8244 ,  H01L21/265

CPC classification number: H01L21/823412 ,  H01L21/76237 ,  H01L21/76895 ,  H01L21/823418 ,  H01L21/823475 ,  H01L27/1104 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

Abstract: 반도체장치는기판, 상기기판상에형성되고, 서로이격되어배치되는다수의폴리실리콘부분, 상기다수의폴리실리콘부분중 인접한폴리실리콘부분사이의상기기판내에형성되는다수의소오스 / 드레인영역, 상기다수의폴리실리콘부분과상기다수의소오스 / 드레인영역상에형성된유전체층을포함하고, 상기유전체층은전도성물질로채워진캐비티를포함하여컨택영역을형성하고, 상기컨택영역은상기다수의소오스 / 드레인영역중 하나의소오스 / 드레인영역의일부및 상기인접한폴리실리콘부분중 하나의폴리실리콘부분의일부와오버랩되어, 상기하나의폴리실리콘부분과상기하나의소오소 / 드레인영역을전기적으로연결하고, 상기컨택영역의일부는상기기판의상부표면아래로연장되어, 상기하나의소오스 / 드레인영역과동일하게도핑된임플란트영역에접촉한다. 상기임플란트영역은상기하나의소오스 / 드레인영역의옆에위치하고, 상기하나의폴리실리콘부분의아래의상기기판내에위치한채널영역의일부를포함한다.

Abstract translation: 该半导体器件包括：基板;形成在所述基板上，多个多晶硅部分的彼此分开设置，所述多个形成在所述多个多晶硅部分中的相邻多晶硅部分之间的衬底的源/漏区，其中所述多个 聚，它包括形成在所述多个源极/漏极区和所述硅部分的介电层，介电层形成包括填充有导电材料的腔的接触区域，所述接触区域为多个的源极/漏极区之一 接触区的漏区和相邻多晶硅部分之一的多晶硅部分的一部分，以电连接一个多晶硅部分和一个源/ 一部分在衬底的顶表面下方延伸并且与一个源极/漏极区域接触相同的掺杂注入区域 。 注入区域位于一个源极/漏极区域旁边并且包括位于一个多晶硅部分下面的衬底内的沟道区域的一部分。