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公开(公告)号：KR1020130057602A
公开(公告)日：2013-06-03
申请号：KR1020110123399
申请日：2011-11-24
Applicant: 한국과학기술원
IPC: A61B5/00 , A61B5/0476 , G06F19/00
Abstract: PURPOSE: A schizophrenia distinguishing method using Small-worldness and work output is provided to objectively distinguish a normal person and a patient by numerically quantifying the diagnostic criteria. CONSTITUTION: A Small-world network is configured (S10). The synchronization of multiple EEG pairs is used in the configuration. The property of the Small-world network is determined (S20). The Small-worldness is calculated (S30). A subject is distinguished by using the Small-worldness (S40). [Reference numerals] (AA) Motion detection part; (BB) Input detection part; (S10) Memory part; (S20) Toothbrush body; (S30) Communication part; (S40) Power supply part
Abstract translation: 目的：提供使用小世界和工作输出的精神分裂症区分方法，通过数字量化诊断标准客观区分正常人和患者。 规定：配置小世界网络（S10）。 在配置中使用多个EEG对的同步。 确定小世界网络的属性（S20）。 计算小世界（S30）。 通过使用小世界来区分主题（S40）。 （附图标记）（AA）运动检测部; （BB）输入检测部分; （S10）内存部分; （S20）牙刷体; （S30）通信部分; （S40）电源部
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公开(公告)号：KR101101447B1
公开(公告)日：2012-01-03
申请号：KR1020090119924
申请日：2009-12-04
CPC classification number: H03L7/1806 , H03L2207/50
Abstract: There is provided a digital phase-locked loop. A digital phase-locked loop according to an aspect of the invention may include: a reference phase accumulation unit outputting a reference sampling phase value; a phase detection unit detecting a phase difference signal; a digital loop filter filtering and averaging the phase difference signal from the phase detection unit; a digitally controlled oscillator generating an oscillation signal having a predetermined frequency; a DOC phase accumulation unit outputting the DCO sampling phase value, and generating a plurality of first to n-th D-FFs having the same frequency and different phases delayed in a sequential manner; and first to n-th D-FFs included in a closed loop including the phase detection unit, the digital loop filter, the digitally controlled oscillator, and the DOC phase accumulation unit, and operating according to the plurality of first to n-th clock signals from the DCO phase accumulation unit, respectively.
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公开(公告)号：KR1020100051146A
公开(公告)日：2010-05-17
申请号：KR1020080110165
申请日：2008-11-07
Applicant: 한국과학기술원
CPC classification number: H03B5/1243 , H03B5/1228 , H03B2201/0208 , H03L7/0991
Abstract: PURPOSE: A varactor and a digitally controlled oscillator including the same are provided to obtain small capacitance variation quantity according to a control signal by connecting an NMOS transistor to a PMOS transistor in parallel. CONSTITUTION: A first NMOS(N-type Metal Oxide Semiconductor) transistor(MN1) includes a source and a drain to receive a digital control signal and a gate connected to a first terminal. A second NMOS transistor(MN2) includes a source and a drain to receive a digital control signal and a gate connected to a second terminal. A first PMOS(P-type Metal Oxide Semiconductor) transistor(MP1) includes a source and a drain to receive a digital control signal and a gate connected to the first terminal. A second PMOS transistor(MP2) receives a source and a drain to receive a digital control signal and a gate connected to the second terminal. A N type varactor(300n) and a P type varactor(300p) are connected in parallel with a varactor(300).
Abstract translation: 目的：提供变容二极管和包含该变容二极管的数控振荡器，以通过将NMOS晶体管并联连接到PMOS晶体管，根据控制信号获得小的电容变化量。 构成：第一NMOS（N型金属氧化物半导体）晶体管（MN1）包括用于接收数字控制信号的源极和漏极以及连接到第一端子的栅极。 第二NMOS晶体管（MN2）包括用于接收数字控制信号的源极和漏极以及连接到第二端子的栅极。 第一PMOS（P型金属氧化物半导体）晶体管（MP1）包括用于接收数字控制信号的源极和漏极以及连接到第一端子的栅极。 第二PMOS晶体管（MP2）接收源极和漏极以接收数字控制信号和连接到第二端子的栅极。 N型变容二极管（300n）和P型变容二极管（300p）与变容二极管（300）并联连接。
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公开(公告)号：KR100919836B1
公开(公告)日：2009-10-01
申请号：KR1020070117204
申请日：2007-11-16
Applicant: 한국과학기술원
IPC: H03L7/08
Abstract: 올 디지털 피엘엘(All-Digital Phase Locked Loop)은 디지털 제어 발진기, 리타이머, 메인 피드백 경로, 서브 피드백 경로, 기준 위상 누산부, 위상차 검출부 및 디지털 루프 필터를 포함한다. 디지털 제어 발진기는 제어 신호에 응답하여, 제어 신호에 상응하는 주파수의 발진 신호를 생성한다. 리타이머는 발진 신호에 기초하여 기준 클럭을 리타이밍한다. 메인 피드백 경로는 발진 신호의 클럭 횟수를 누산하고 리타이밍된 기준 클럭에 동기하여 발진 신호의 위상 정보를 생성한다. 서브 피드백 경로는 위상차 정보를 스케일링하고 스케일링 된 위상차 정보를 피드백한다. 기준 위상 누산부는 주파수 커맨드 신호에서 피드백된 위상차 정보에 상응하는 값을 감산한 신호를 누산한다. 위상차 검출부는 기준 위상 누산부의 출력 신호와 발진 신호의 위상 정보 사이의 차이를 검출하여 위상차 정보를 생성한다. 디지털 루프 필터는 제어 신호를 생성하기 위해 위상차 정보를 필터링한다.
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公开(公告)号：KR1020090050636A
公开(公告)日：2009-05-20
申请号：KR1020070117204
申请日：2007-11-16
Applicant: 한국과학기술원
IPC: H03L7/08
CPC classification number: H03L7/104 , G04F10/005 , H03L7/07 , H03L7/093 , H03L7/0991 , H03L2207/50
Abstract: 올 디지털 피엘엘(All-Digital Phase Locked Loop)은 디지털 제어 발진기, 리타이머, 메인 피드백 경로, 서브 피드백 경로, 기준 위상 누산부, 위상차 검출부 및 디지털 루프 필터를 포함한다. 디지털 제어 발진기는 제어 신호에 응답하여, 제어 신호에 상응하는 주파수의 발진 신호를 생성한다. 리타이머는 발진 신호에 기초하여 기준 클럭을 리타이밍한다. 메인 피드백 경로는 발진 신호의 클럭 횟수를 누산하고 리타이밍된 기준 클럭에 동기하여 발진 신호의 위상 정보를 생성한다. 서브 피드백 경로는 위상차 정보를 스케일링하고 스케일링 된 위상차 정보를 피드백한다. 기준 위상 누산부는 주파수 커맨드 신호에서 피드백된 위상차 정보에 상응하는 값을 감산한 신호를 누산한다. 위상차 검출부는 기준 위상 누산부의 출력 신호와 발진 신호의 위상 정보 사이의 차이를 검출하여 위상차 정보를 생성한다. 디지털 루프 필터는 제어 신호를 생성하기 위해 위상차 정보를 필터링한다.
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Patent Agency Ranking76.发明公开전압 제어 발진기의 출력 클럭으로 동작하는 스위치드커패시터 네트워크를 이용한 위상 고정 루프 및 제어방법 失效包括由电压控制振荡器的输出时钟操作的开关电容网络的相位锁定环和控制相位锁定环路的方法
公开(公告)号：KR1020080024892A
公开(公告)日：2008-03-19
申请号：KR1020060089617
申请日：2006-09-15
Applicant: 한국과학기술원
CPC classification number: H03L7/093 , H03K23/667 , H03L7/0893 , H03L7/193
Abstract: A phase locked loop using a switched-capacitor-network operated by an output clock of a voltage controlled oscillator and a control method thereof are provided to decrease a size of the PLL(Phase Locked Loop) by generating a large resistance using a small-sized capacitor. A phase/frequency detector(210) compares phases of a reference signal and a feedback signal with each other and generates an up or down signal according to whether the reference signal leads the feedback signal or not. A first charge pump(220) outputs a first pumping signal according to the up or down signal. A second charge pump(230) outputs a second pumping signal according to the up or down signal. A delay unit(240) delays the second pumping signal according to a divided clock and outputs a delay signal. A loop filter(250) integrates over the first pumping signal and the delay signal and outputs a control voltage. A VCO(Voltage Controlled Oscillator)(260) outputs an output clock according to the control voltage. A first divider circuit(270) divides the output clock and generates a divided clock. A second divider circuit(280) divides the output clock and generates the feedback signal.
Abstract translation: 提供使用由压控振荡器的输出时钟操作的开关电容器网络及其控制方法的锁相环，以通过使用小尺寸的电源产生大电阻来减小PLL（锁相环）的尺寸 电容。 相位/频率检测器（210）将参考信号和反馈信号的相位彼此进行比较，并根据参考信号是否引导反馈信号产生上变频或下降信号。 第一电荷泵（220）根据上或下信号输出第一泵浦信号。 第二电荷泵（230）根据上升或下降信号输出第二泵浦信号。 延迟单元（240）根据划分的时钟延迟第二泵浦信号并输出延迟信号。 环路滤波器（250）集成在第一个泵浦信号和延迟信号上，并输出一个控制电压。 VCO（压控振荡器）（260）根据控制电压输出输出时钟。 第一分频电路（270）分频输出时钟并产生分频时钟。 第二分频器电路（280）对输出时钟进行分频并产生反馈信号。
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公开(公告)号：KR100656138B1
公开(公告)日：2006-12-13
申请号：KR1020050116630
申请日：2005-12-01
Applicant: 한국과학기술원
IPC: H04B1/04
Abstract: An I/Q(In-phase/Quadrature) modulation transmitter using two PLLs(Phase Locked Loops) is provided to use the PLLs whose power consumption is regular regardless of a data rate, thus power consumption is regular even in a high data rate. A data encoder(402) separates inputted data into I and Q signals to output the separated signals. A reference signal generator generates a signal having a reference frequency. An adder(414) adds an output signal of the first PLL with an output signal of the second PLL, and outputs the added signals as final output signals. The first PLL comprises as follows. The first multi-modulus divider(406) divides the output signal of the first PLL into particular divisive values determined by the I signal. The first phase detector(403) generates a signal corresponding to a phase difference between the signal having the reference frequency and the signal outputted from the first divider(406). The first VCO(Voltage Controlled Oscillator)(405) receives the signal generated from the detector(403), and generates an output signal of a frequency corresponding to a voltage of the signal.
Abstract translation: 提供一个使用两个PLL（锁相环）的I / Q（同相/正交）调制发送器，以使用功耗与数据速率无关的PLL，因此即使在高数据速率下功耗也是正常的。 数据编码器（402）将输入的数据分离为I和Q信号以输出分离的信号。 参考信号发生器产生具有参考频率的信号。 加法器（414）将第一PLL的输出信号与第二PLL的输出信号相加，并将相加后的信号作为最终输出信号输出。 第一个PLL包括如下。 第一多模分频器（406）将第一PLL的输出信号分成由I信号确定的特定分解值。 第一相位检测器（403）产生对应于具有参考频率的信号与从第一除法器（406）输出的信号之间的相位差的信号。 第一VCO（电压控制振荡器）（405）接收从检测器（403）产生的信号，并且产生具有与信号的电压相对应的频率的输出信号。
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公开(公告)号：KR102247080B1
公开(公告)日：2021-04-30
申请号：KR1020200035412
申请日：2020-03-24
Applicant: 한국과학기술원
Abstract: 본발명은듀티사이클복원장치및 이를이용하는저전력수신장치에관한것으로, 이는입력신호를수신및 증폭하는증폭부; 상기입력신호를서로상이한두 개의문턱값으로버퍼링한후, 두개의버퍼링결과가기 설정시간이상동일하면듀티구간발생을확인및 통보하고, 그렇지않으면듀티아웃구간발생을확인및 통보하는듀티사이클복원부; 및듀티아웃구간발생이확인될때에만동작활성화되어, 상기입력신호를수신및 처리하는신호처리부를포함하는저전력수신장치를제공한다.
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公开(公告)号：KR102243837B1
公开(公告)日：2021-04-23
申请号：KR1020180154758
申请日：2018-12-04
Applicant: 한국과학기술원
Abstract: 본발명의실시예에따른기계학습연산에이용되는곱셈및 누산(MAC) 연산회로는, 일단이공급전압단에연결되는저항부; 상기저항부의타단과, 그라운드와연결된스위치사이에병렬연결되며, 제어부의제어신호에따른상기스위치의스위칭에따라, 기계학습용입력값에대응하는게이트신호를인가받아, 기계학습용가중치값이적용된전류신호를출력하는복수의단일 MOS 트랜지스터소자; 및상기저항부의타단노드에연결되어상기복수의단일 MOS 트랜지스터소자들의전류출력을누산하여출력하는출력노드를포함한다.
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公开(公告)号：KR102243512B1
公开(公告)日：2021-04-22
申请号：KR1020190095611
申请日：2019-08-06
Applicant: 한국과학기술원
Abstract: 본발명은 2개의전극만을사용하면서도보다안정적으로심전도를측정할수 있는 2 전극기반심전도신호증폭장치에관한것으로, 이는피검자신체에접촉되는 2 개의전극; 상기 2개의전극각각에연결되는입력양단을구비하고, 상기입력양단을통해입력되는생체신호를차동증폭하여증폭부출력을획득및 출력하는계측증폭기; 상기입력양단에인가되는동상모드신호가기 설정된상한치이상이면제1 신호를출력하고, 기설정된하한치이하이면제2 신호를출력하는제어부; 및상기입력양단각각에병렬연결되어, 상기제1 신호에응답하여상기동상모드신호를캐패시터에충전하거나, 상기제2 신호에응답하여상기캐패시터의충전전압을상기입력양단으로방전하는 2개의전하펌프회로를포함할수 있다.
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