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公开(公告)号：KR100449490B1
公开(公告)日：2004-09-22
申请号：KR1020020082341
申请日：2002-12-23
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: PURPOSE: A method for operating/managing a distributed/shared RAID(Redundant Array of Inexpensive Disks) system based on a SAN(Storage Area Network) is provided to reduce a load of a web server and a diagnosis/management program, and enhance the security reliability by managing/controlling a system through a server based on the web. CONSTITUTION: If a management object is downloaded by using the node information obtained through a heartbeat message, a current state of the server is judged(S402). If the current state of the server is in-service, a download process is terminated. In case that the download of the management object is needed, the state of the server is changed to going-in-service, and the state of all nodes of the in-service is changed to a standby state by broadcasting a standby message to all servers and controllers(S406). Thus, the discordance during the download of the management object is removed by making the standby nodes process only a restricted message.
Abstract translation: 目的：提供一种用于操作/管理基于SAN（存储区域网络）的分布式/共享RAID（廉价磁盘冗余阵列）系统的方法，以减少网络服务器和诊断/管理程序的负载，并增强 通过基于Web的服务器管理/控制系统来提高安全可靠性。 组成：如果通过使用通过心跳消息获得的节点信息来下载管理对象，则判断服务器的当前状态（S402）。 如果服务器的当前状态处于服务中，则下载过程终止。 在需要管理对象的下载的情况下，服务器的状态改变为服务中，并且通过向所有服务器广播待机消息，将服务中的所有节点的状态改变为待机状态 服务器和控制器（S406）。 因此，通过使备用节点仅处理受限消息来消除管理对象下载期间的不一致。
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公开(公告)号：KR100329969B1
公开(公告)日：2002-03-27
申请号：KR1019990061128
申请日：1999-12-23
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: 본발명은캐시동일성유지메모리시스템에서캐시충돌방지장치및 그방법과상기방법을실현시키기위한프로그램을기록한컴퓨터로읽을수 있는기록매체에관한것으로, 일관성중계기에노드내부인터페이스에의한참조정보를저장하는상태버퍼를구비하여, 디렉토리참조작업시상태버퍼를먼저참조하여불필요한디렉토리참조를줄이고, 노드내부인터페이스와프로토콜엔진의공유자원충돌을현저하게줄일수 있는캐시동일성유지메모리시스템에서캐시충돌방지장치및 그방법과상기방법을실현시키기위한프로그램을기록한컴퓨터로읽을수 있는기록매체를제공하기위하여, 프로토콜엔진이노드내부인터페이스수단에의해진행되는디렉토리참조작업을관찰하는제 1 단계; 상기프로토콜엔진이상기참조작업이미결상태쓰기인가를판단하는제 2 단계; 상기제 2 단계의판단결과, 상기참조작업이미결상태쓰기이면, 상태버퍼에 해당주소를기록하는제 3 단계; 및상기제 2 단계의판단결과, 상기참조작업이최종상태쓰기이면, 상기상태버퍼에기록된해당주소를제거하는제 4 단계를포함하며, 캐시동일성유지메모리시스템등에이용됨.
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公开(公告)号：KR1020010057733A
公开(公告)日：2001-07-05
申请号：KR1019990061128
申请日：1999-12-23
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: PURPOSE: An apparatus and method for preventing a collision of a cache in a cache consistency maintenance memory system is provided to prevent a collision of shared resources between an interface inside of a node and a protocol engine by reducing unnecessary reference of a directory by providing a state buffer which stores reference information in a consistency repeater, and by referring the state buffer. CONSTITUTION: A directory(31) manages a cache. An interface inside of a node(32) refers the directory(31), and approaches the cache. A state buffer(33) stores writing information in the course of referring the directory(31). An interface between nodes(35) transmits and receives a request from a mutual connection network. A protocol engine(34) receives requests from the interface inside of the node(32) and the interface between nodes(35), and monitors that the interface(32) is referring the directory(31).
Abstract translation: 目的：提供一种用于防止高速缓存一致性维护存储器系统中的高速缓存冲突的装置和方法，以通过减少目录的不必要参考来防止节点和协议引擎之间的接口之间的共享资源的冲突， 状态缓冲器，其将参考信息存储在一致性中继器中，并通过参考状态缓冲器。 构成：目录（31）管理缓存。 节点（32）内部的接口参考目录（31），并接近高速缓存。 状态缓冲器（33）在引用目录（31）的过程中存储写入信息。 节点（35）之间的接口从相互连接网络发送和接收请求。 协议引擎（34）从节点（32）内的接口和节点（35）之间的接口接收请求，并监视接口（32）是否引用目录（31）。
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公开(公告)号：KR1019990052183A
公开(公告)日：1999-07-05
申请号：KR1019970071632
申请日：1997-12-22
IPC: H04L12/26
Abstract: 본 발명은 국제 표준 기구에서 권고되거나 표준화된 차세대 지능망 INAP 프로토콜 표준에 대해 구현한 프로토콜 제품이 표준에 맞는지를 확인하는 적합성 시험방법에서 핵심이 되는 완전 적합성 시험계열 생성방법 및 그 완전성 검정방법에 관한 것이다. 그 목적은 이 접근방법으로 형식언어의 사용을 통하여 규격기술의 정확성을 기할 수 있고, 또 형식기술 기법에 의해 명세화된 규격으로부터 최적의 시험계열 생성과 시험과정의 컴퓨터를 이용한 자동화를 통하여 시험시간과 비용을 감소시키는 완전 적합성 시험계열 생성방법 및 그 완전성 검정방법을 제공하는 데에 있다. 그 특징은 시험경우를 생성하는 제 1 단계와, 그 시험경우의 각각에 대한 도착 스테이트의 UIO를 생성하는 제 2 단계와, 완전 시험계열을 생성하는 제 3 단계 및 그 완전 시험계열의 오류판단 능력을 검정하는 제 4 단계로 이루어지는 데에 있다. 그 효과는 통신 프로토콜 적합성 시험기관 및 구현자에게 체계적인 적합성 시험계열 생성방법을 제공해서 제품개발 기간 단축과 품질향상을 가져와 제품의 경쟁력을 증진시키는 데에 있다.
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公开(公告)号：KR100204565B1
公开(公告)日：1999-06-15
申请号：KR1019960065758
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 바운더리 스캔 입출력 신호 연결 제어장치에 관한 것으로, JTAG(Joint Test Action Group)가 제안하는 IEEE 1149.1 시험 구조 표준을 만족하는 바운더리스캔(Boundary Scan)기능이 내장된 칩들이 다수개 장착된 보드에서, 각 칩들의 바운더리 스캔 경로를 일렬로 연결할 때, 연결되는 순서와 연결 경로의 포함 여부를 임의로 구성 및 변경할 수 있도록 하여, 임의의 바운더리 스캔 경로를 설정할 수 있어 시험성, 편의성, 신뢰성이 우수한 바운더리 스캔 입출력 신호 연결 제어장치가 개시된다.
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Patent Agency Ranking
公开(公告)号：KR100170506B1
公开(公告)日：1999-03-30
申请号：KR1019950024214
申请日：1995-08-05
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: 본 발명은 멀티프로세서 인터럽트 처리기 및 인터럽트 처리방법에 관한 것으로서, 그 특징은, 복수의 프로세서를 구비한 멀티프로세서 시스템에 포함되는 멀티프로세서 인터럽트 처리기에 있어서, 수신된 긴급 메시지를 저장하는 소정의 크기의 긴급 메시지 저장수단과, 수신된 일반 메시지들을 저장하는 소정개수의 일반 메시지 저장수단들과, 현재의 제어상태정보를 저장하는 제어상태 저장수단과 및 메시지가 긴급 메시지인지 일반 메시지인지를 구별하여 긴급 메시지이면 상기 긴급 메시지 저장수단에 저장하고 일반 메시지이면 상기 일반 메시지 저장수단에 저장하는 메시지의 수신 및 저장제어수단을 포함하는 데에 있으며, 그 다른 특징은, 복수의 프로세서를 구비한 멀티프로세서 시스템에 포함되는 인터럽트 처리기의 인터럽트 처리 방법에 � ��어서, 인터럽트를 전송하는 인터럽트 버스가 유휴상태가 될 때까지 기다리는 제1과정과, 중재상태로서 송신측에서 상기 인터럽트 버스의 사용권을 얻는 제2과정과, 상기 인터럽트 버스를 통하여 전송되는 메시지의 수신처가 자신인지 아닌지의 여부에 따라 메시지를 수신하거나 상기 제1과정으로 진행하는 제3과정과, 상기 인터럽트 버스를 통하여 수신된 메시지가 긴급 메시지인지 일반 메시지인지의 종류에 따라 상기 수신된 메시지를 긴급 메시지 저장수단에 또는 일반 메시지 저장수단에 저장하는 제4과정 및 수신된 인터럽트에 대하여 오류정보를 포함하는 응답을 송신측에 인터럽트 버스를 통하여 회신하고, 무조건 상기 제2과정으로 진행하는 제5과정을 포함하는 데에 있으며, 그 또 다른 특징은, 인터럽트 처리기의 긴급 인터럽트 구동방법에 � �어서, 상기 인터럽트 처리기를 초기화하는 제1과정과, 상기 인터럽트 처리기가 중재상태인지, 긴급 인터럽트 신호가 구동되었는지 및 긴급 메시지가 저장되어 있는지를 판단하는 제2과정과, 상기 제2과정에서 상기 인터럽트 처리기가 중재상태이고 긴급 인터럽트 신호가 구동되지 않았고 긴급 메시지가 저장되어 있다고 판단되면, 긴급 인터럽트를 구동하고 나서 상기 제2과정으로 진행하는 제3과정 및 소정시간이 경과한 후, 긴급 인터럽트를 철회하는 제4과정을 포함하는 데에 있고, 그 또 다른 특징은, 인터럽트 처리기의 일반 인터럽트 구동 방법에 있어서, 상기 인터럽트 처리기를 초기화하는 제1과정과, 일반 인터럽트가 구동되었는지와 일반 메시지가 저장되어 있는지를 판단하는 제2과정과, 상기 제2과정에서 일반 인터럽트가 구동되지 않았고 일� �� 메시지가 저장되어 있다고 판단되면, 일반 인터럽트를 구동하고 나서 상기 제2과정으로 진행하는 제3과정 및 일반 인터럽트가 구동되어 있고 일반 인터럽트가 읽혀지면, 일반 인터럽트를 철회하는 제4과정을 포함하는 데에 있으며, 그 효과는 인터럽트를 2종류로 나누어 처리함으로써 보다 경제적으로 멀티프로세서 시스템을 운영하여 시스템의 속도를 종래보다 크게 증가시킨다는 데에 있다.
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公开(公告)号：KR100135927B1
公开(公告)日：1998-06-15
申请号：KR1019940030614
申请日：1994-11-21
Applicant: 한국전자통신연구원
Abstract: 본 발명은 다수개의 프로세서(CPU)가 버스를 통하여 메인 메모리에 연결된 다중 프로세서 시스템에 관한 것으로 특히, 각각의 프로세서 보드마다 독특한 기능을 수행하기 위한 중앙처리장치와, 어드레스 버스와 데이타 버스 및 제어 버스로 상기 중앙처리장치와 연결되어 상기 시스템 버스를 통하여 메인 메모리 액세스 동작을 수행하는 버스 정합부와, 상기 제어버스와 어드레스 버스에 연결되고 입력되는 어드레스와 제어 정보를 해독하여 메모리 액세스 사이클을 제어하는 소정갯수의 제어신호를 발생시키는 메모리 제어부와, 상기 데이타 버스를 통하여 상기 중앙처리장치와 연결되어 상기 메모리 제어부의 제어신호에 따라 데이타를 저장 또는 출력하는 레지스터 및 상기 레지스터에 저장되어 있는 데이타와 상기 데이타 버스를 통하여 입력되는 데 이타를 비교하여 상기 메모리 제어부에 입력하는 비교기를 포함하는 것을 특징으로 하는 다중 프로세서 시스템에서 아토믹 명령어 수행시 데이타 버퍼를 사용한 메인 메모리 액세스 장치를 제공하여 불필요한 동작의 수행을 방지할 수 있는 효과가 있다.
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公开(公告)号：KR1019970029121A
公开(公告)日：1997-06-26
申请号：KR1019950045771
申请日：1995-11-30
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 프로세서들을 병렬로 연결하여 많은 량의 컴퓨터 작업을 처리하기 위한 대단위 병렬 처리 컴퓨터 시스템에서의 메모리에 관한 것으로 특히, 네트워크와 데이타의 송수신 기능을 수행하는 네트워크 인터페이스(1)에 연결되어 네트워크 인터페이스(1)를 통하여 송수신되는 DRAM 메모리(2)의 데이타를 일시 저장하는 네트워크 큐(20)와; 프로세서 노드 내부의 프로세서(P)들과 시스템 버스(P-Bus)로 연결되어 버스로의 접근을 위한 데이타를 저장하거나 전송하는 버스 큐(30); 및 프로세서 노드 내부의 일반적인 DRAM 제어로직과 연결되어 DRAM 접근을 요구하며, DRAM 메모리(2)과 연결된 데이타의 흐름을 두갈래로 나누어 마치 이중 포트를 가진 것처럼 동작하게 하고, 양쪽에서 발생되는 메모리 접근에 대한 중재를 하고 네트워크와 시스템 버스에 연결되는 각각의 큐(20,30)를 제어하는 이중 경로 제어기(10)를 포함하는 것을 특징으로 하는 병렬 컴퓨터 시스템에서의 메모리 제어장치를 제공하여 단일 포트의 DRAM을 듀얼 포트의 메모리 소자인 것처럼 사용할 수 있으므로 시스템의 설치비용을 절감할 수 있으며, 동시에 시스템의 성능을 향상시키는 효과가 있다.
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公开(公告)号：KR1019960018958A
公开(公告)日：1996-06-17
申请号：KR1019940030614
申请日：1994-11-21
Applicant: 한국전자통신연구원
Abstract: 본 발명은 다수개의 프로세서(CPU)가 버스를 통하여 메인 메모리에 연결된 다중 프로세서 시스템에 관한 것으로 특히, 각각의 프로세서 보드마다 독특한 기능을 수행하기 위한 중앙처리장치와, 어드레스 버스와 데이타 버스 및 제어 버스로 상기 중앙처리장치와 연결되어 상기 시스템 버스를 통하여 메인메모리 액세스동작을 수행하는 버스정합부와, 상기 제어버스와 어드레스 버스에 연결되고 입력되는 어드레스와 제어 정보를 해독하여 메모리 액세스 사이클을 제어하는 소정갯수의 제어신호를 발생시키는 메모리 제어부와, 상기 데이타 버스를 통하여 상기 중앙처리장치와 연결되어 상기 메모리 제어부의 제어신호에 따라 데이타를 저장 또는 출력하는 레지스터 및 상기 레지스터에 저장되어 있는 데이타와 상기 데이타 버스를 통하여 입력되는 데이 타를 비교하여 상기 메모리 제어부에 입력하는 비교기를 포함하는 것을 특징으로 하는 다중프로세서 시스템에서 아토믹 명령어 수행시 데이타 버퍼를 사용한 메인 메모리 액세스 장치를 제공하여 불필요한 동작의 수행을 방지할 수 있는 효과가 있다.
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