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公开(公告)号：KR1019960043760A
公开(公告)日：1996-12-23
申请号：KR1019950013220
申请日：1995-05-25
Abstract: 본 발명은 디지털 영상신호 복호용 클럭 재생 장치에 관한 것으로, DS3 리프레이머에서 제공되는 니블데이타를 선입 선출회로에 동기망 클럭으로 쓰고 PLL에서 복구된 클럭을 분주하여 선입 선출 회로에 쓰여진 니블데이타를 읽게하는 클럭 재생 장치를 제공하기 위하여, 리프레임하는 DS3 리프레임 수단(21); 클럭을 분주하는 제1분주 수단(22); 데이타를 선입 선출하는 선입 선출 수단(23); 클럭 속도의 정상, 지연, 리드 상태를 판별하는 판별 수단(24); 클럭 주파수를 낮추기 위한제어 전압을 출력하는 클럭 리드 구동 수단(25); 클럭 주파수를 높이기 위한 제어 전압을 출력하는 클럭 지연 구동 수단(26); 제어 전압의 차를 평활하는 비교 및 저역 통과 필터링 수단(28); 인가된 전압에 따라 주파수를 발진하는 전압 제어발진 수단(29); 클럭을 분주하여 상기 선입 선출 수단(23)에 출력 클럭을 제공하는 제2분주 수단(27); 및 인코딩전의 데이타를 복구하여 외부로 출력하는 데이타 복호 수단(30)을 구비하여 재생된 영상 신호의 화질을 송신된 원래의 화질과 동일하게 하고, 다양하게 응용 할수 있는 효과가 있다.
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公开(公告)号：KR1019960028406A
公开(公告)日：1996-07-22
申请号：KR1019940034020
申请日：1994-12-13
IPC: H04N7/10
Abstract: 본 발명은 광 CATV망에서 분배센터와 가입자 장치간의 TV 영상, 음성 등의 데이터 전송을 위한 155.520Mb/s 다중/역다중화 장치에 관한 것으로, 프레이머(1)와, 상기 프레이머(1)에 연결된 3:1다중화부(2)와, 상기 3:1 다중화부(2)에 연결된 스크램블러(3)와, 상기 스크램블러(3)에 연결된 155.520Mb/s 광전송장치(4)와, 상기 155.52Mb/s 광전송장치(4)에 연결된 프레임 동기회로(5)와, 상기 프레임 동기회로(5)에 연결된 디스크램블러(6)와, 상기 디스크램블러(6)에 연결된 1:3 역다중화부(7)와, 상기 1:3 역다중화부(7)에 연결된 리프레이머(8)를 구비하는 것을 특징으로 하여, 수신단의 클럭추출을 용이하게 하여주며, 155.52Mb/s 광전송장치로 부터의 155.52Mb/s 데이터를 받아 프레임 동기를 실현함으로써 채널의 재정렬과정 없이 각 51.84Mb/s 프레임으로 부터의 송신시 삽입된 여러 테이 를 분류할 수 있으며, 채널구분을 위하여 삽입되는 12비트의 채널번호를 다른 용도로 전용할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019960000133B1
公开(公告)日：1996-01-03
申请号：KR1019930028943
申请日：1993-12-21
IPC: H03K23/00
Abstract: The circuit comprises a latch unit which outputs input data as the first data and the second data by using input clocks and converted input clocks, the first and the second frame synchronization unit which outputs direct pulses, FF1 signals, and OOF signals in same structure by finding frame alignment word, the first and the second output stabilizing unit which outputs the status of the first and the second input data as checking output signals by using the direct pulses, the FF1 pulses, and the OFF signals, and an output distributing unit which selects one among the first and the second data and outputs.
Abstract translation: 该电路包括：通过使用输入时钟和转换输入时钟输出输入数据作为第一数据和第二数据的锁存单元，第一和第二帧同步单元以相同结构输出直接脉冲，FF1信号和OOF信号，第一和第二帧同步单元由 第一和第二输出稳定单元，其通过使用直接脉冲，FF1脉冲和OFF信号来输出第一和第二输入数据的状态作为检查输出信号，以及输出分配单元，其中， 选择第一和第二数据之一并输出。
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公开(公告)号：KR1019960000130B1
公开(公告)日：1996-01-03
申请号：KR1019930028942
申请日：1993-12-21
IPC: H03K17/00
Abstract: a serial/parallel converter for converting serial data inputted to channels #1 and #2 into parallel data; a dual port SRAM for storing signals of the channels #1 and #2 inputted to the first and second input terminals; a writing address generator for providing a storage address to the dual port SRAM; a writing controller for controlling the writing address generator and providing a writing enable signal to the dual port SRAM; a parallel/serial converter for converting the parallel data stored in the dual port SRAM into serial data; a multiplexer for changing data of the channels generated in the parallel/serial converter into one serial signal; a read address generator for providing a read address to the dual port SRAM; and a read controller for controlling the read address generator, providing a read address enable signal to the dual part SRAM, and also providing the control signal to the multiplexer.
Abstract translation: 用于将输入到通道＃1和＃2的串行数据转换为并行数据的串行/并行转换器; 用于存储输入到第一和第二输入端的通道＃1和＃2的信号的双端口SRAM; 写地址发生器，用于向双端口SRAM提供存储地址; 写入控制器，用于控制写入地址发生器并向双端口SRAM提供写入使能信号; 用于将存储在双端口SRAM中的并行数据转换成串行数据的并行/串行转换器; 用于将并行/串行转换器中生成的通道的数据改变为一个串行信号的多路复用器; 用于向双端口SRAM提供读地址的读地址发生器; 以及读控制器，用于控制读地址发生器，向双部分SRAM提供读地址使能信号，并向多路复用器提供控制信号。
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公开(公告)号：KR1019950022339A
公开(公告)日：1995-07-28
申请号：KR1019930028945
申请日：1993-12-21
IPC: H04L5/02
Abstract: 본 발명은 채널 정렬시의 지연을 최소화하고 사용채널의 수가 변하더라도 사용이 가능하여 안정되고 신속한 채널 정렬이 가능한 범용의 채널 정렬회로를 제공하는 그 목적이 있으며, 제어신호를 입력받아 디코딩된 신호를 출력하는 디코딩수단(30)과, 단순비트 인터리빙되어 다중화된 입력데이터열을 입려으로 하여, 상기 디코딩 수단(30)의 출력을 클럭으로 래치하여 역다중화된 데이타를 출력하는 래치수단(31)과, 상기 래치수단(31)에서 출력되는 역다중화된 데이타중에서 임의의 한 채널을 입력으로 하여 임의의 채널 넘버를 찾아 디텍트펄스를 발생하는 리프레임/채널 검출 수단(32)과, 리프레임/채널검출 수단(32)에 입력되는 신호중 최하위 비트와 외부에 스위치로 연결된 초기값을 입력으로 하여 두개의 입력데이타를 더하여 출력하는 가산수단(33)과 , 초기에는 초기값을 '0'으로하여 동작하고 상기 리프레임/채널검출수단(32)으로부터 디펙트 펄스가 발생하는 순간 상기 가산수단(33)의 출력을 초기값으로 로딩(loading)하여 동작하며, 출력을 상기 디코딩 수단(30)이 제어신호로서 공급하는 계수수단(34)을 구비한다.
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公开(公告)号：KR1019950022145A
公开(公告)日：1995-07-28
申请号：KR1019930028943
申请日：1993-12-21
IPC: H03K23/00
Abstract: 본 발명은 디지털 논리회로를 이용하여 데이터와 클럭사이의 비트동기를 실현하여 보다 안정된 클럭과 데이터를 공급하는 비트 동기의 과도현상 제거회로를 제공하는데 그 목적이 있으며, 입력되는 클럭과 상기 클럭을 반전시킨 클럭을 이용하여 입력데이터를 상기 두 클럭으로 각각 리타임하여 리타임된 제1 데이터(DA)및 제2 데이터(DB)를 출력하는 래치수단(10)과, 리타임된 상기 제1 및 제2 데이터(DA또는 DB) 각각에 포함되어 있는 프레임 얼라인먼트워드를 찾아 디텍트 펄스(D－pulse), FF1신호, OOF신호를 출력하는 동일한 구조의 제1 및 제2프레임 동기수단(11,14)에서 출력하는 D－펄스(pulse), FF1 및 OOF신호를 이용하여 점검한 수 점검출력신호(S#)로서 출력하는 동일한 구조의 제1 및 제2 출력안정수단(12,15)과, 상기 제1 및 제2출력안정화수단(12 또는 15)의 출력( S0,S1)신호를 이용하여 상기 클럭과 반전된 클럭(CA 및 CB)중에 하나를 선택하여 출력하고, 상기 리타임된 제1 및 제2데이타중 하나를 선택하여 출력하는 출력분배수단(13)을 구비한다.
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公开(公告)号：KR1019930024107A
公开(公告)日：1993-12-21
申请号：KR1019920023361
申请日：1992-12-04
Applicant: 한국전자통신연구원
Abstract: 본 발명은 광노광장치를 이용하여 반도체장치의 미세패턴을 형성하는데 사용되는 미해상회절마스크에 관한 것으로, 광노광장비를 이용하여 리쏘그래피 공정을 수행함에 있어서, 주마스크와 보조적으로 사용하되 웨이퍼에 전혀 상이 전달되지 않는 미세 반복패턴으로 구성되고, 변형조명이나 초해상필터를 사용한 노광장비를 사용함에 있어서, 주마스크와 보조적으로 사용하되, 웨이퍼에 전혀 상이 전달되지 않는 미세 반복패턴으로 구성된 미해성회절층을 갖는다.
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