公开(公告)号：KR1020000027350A

公开(公告)日：2000-05-15

申请号：KR1019980045265

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L21/82

Abstract: PURPOSE: A method for manufacturing an integrated injection logic device having multi-collectors separated by an insulation layer is provided which has a high current gain, a planarized structure, a low base resistance of a heterojunction bipolar transistor and an increased breakdown voltage of a base-collector junction. CONSTITUTION: A method for manufacturing an integrated injection logic device comprises the steps of: sequentially forming a first conductive emitter cap layer(202), a first conductive emitter layer(203), a second conductive base layer(204), a first conductive collector layer(205) and a first conductive sub-collector layer(206) on a compound semiconductor layer; selectively etching the sub-collector layer, the collector layer and the base layer in the region other than an activation region of the first bipolar transistor; forming at least one groove by selectively etching the collector layer inside of the activation region to separate the collector layer inside of the activation region of the first bipolar transistor into at least two parts; filling an insulation layer(208) in the groove; forming an epitaxial layer(209) of a first conductivity on the exposed emitter layer; injecting a second conductive impurity ions into at least two portions of the epitaxial layer region to form a second bipolar transistor, the ions being injected into the depth of the emitter layer; injecting a first conductive impurity ions, using a mask covering the first and second bipolar transistors, to penetrate the emitter layer; and forming input electrode(212), output electrode(213) and injection electrode(212, 213, 214) in the second conductive impurity ion injection region and the sub-collector layer.

Abstract translation: 目的：提供一种用于制造具有由绝缘层分离的多个集电极的集成注入逻辑器件的方法，其具有高电流增益，平坦化结构，异质结双极晶体管的低基极电阻和基极的击穿电压的增加 收集器连接点。 构成：用于制造集成注入逻辑器件的方法包括以下步骤：顺序形成第一导电发射极帽层（202），第一导电发射极层（203），第二导电基底层（204），第一导电集电极 层（205）和化合物半导体层上的第一导电子集电极层（206）; 在除了第一双极晶体管的激活区域以外的区域中选择性地蚀刻副集电极层，集电极层和基极层; 通过选择性地蚀刻激活区域内的集电极层来形成至少一个沟槽，以将第一双极晶体管的激活区域内部的集电极层分离成至少两个部分; 在槽中填充绝缘层（208）; 在所述暴露的发射极层上形成第一导电性的外延层（209）; 将第二导电杂质离子注入所述外延层区域的至少两个部分以形成第二双极晶体管，所述离子被注入所述发射极层的深度; 使用覆盖第一和第二双极晶体管的掩模来注入第一导电杂质离子以穿透发射极层; 以及在第二导电杂质离子注入区域和副集电极层中形成输入电极（212），输出电极（213）和注入电极（212,213,214）。

公开(公告)号：KR100256695B1

公开(公告)日：2000-05-15

申请号：KR1019970037495

申请日：1997-08-06

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  이태우 ,  박문평

IPC: H01L29/68

Abstract: PURPOSE: A method for fabricating a compound semiconductor device is to improve a coating characteristic by forming a via hole using a wet etching process, an ion implantation process and an ECR(electron cyclotron resonance) plasma dry etch process. CONSTITUTION: A pad electrode pattern(22) is formed on a compound semiconductor substrate(21). The compound semiconductor substrate is wet etched to a predetermined thickness using double etching mask patterns(23,24) which are formed beneath the compound semiconductor substrate. An ion implantation process to an exposed compound semiconductor substrate is carried out. A dry etch process is carried out to expose a portion of the pad electrode pattern. The double etching mask patterns are removed. A coating layer is formed according to a step difference of the compound semiconductor substrate. The pad electrode pattern is implemented with nickel, titanium, platinum and gold. The compound semiconductor substrate is formed to a thickness range of 50 micrometers to 100 micrometers.

Abstract translation: 目的：制造化合物半导体器件的方法是通过使用湿蚀刻工艺，离子注入工艺和ECR（电子回旋共振）等离子体干蚀刻工艺形成通孔来改善涂层特性。 构成：在化合物半导体衬底（21）上形成焊盘电极图案（22）。 使用形成在化合物半导体衬底下方的双蚀刻掩模图案（23,24）将化合物半导体衬底湿法蚀刻至预定厚度。 对暴露的化合物半导体衬底进行离子注入工艺。 执行干蚀刻工艺以暴露焊盘电极图案的一部分。 去除双蚀刻掩模图案。 根据化合物半导体基板的台阶差形成涂层。 焊盘电极图案用镍，钛，铂和金实现。 化合物半导体基板形成为50微米至100微米的厚度范围。

公开(公告)号：KR100243409B1

公开(公告)日：2000-02-01

申请号：KR1019960064707

申请日：1996-12-12

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L21/20

Abstract: 본원 발명은 동일평면상에 PNP/NPN 화합물반도체 HBT의 에피층을 형성하는 방법에 관한 것으로, 감광막을 마스크로 하여 PNP 화합물반도체 HBT가 형성되는 영역 이외의 갈륨비소 기판(100)을 식각하여 돌출부를 형성하는 공정과, 상기 갈륨비소 기판 전면에 PNP 화합물반도체 HBT의 에피층을 성장시키는 공정과, 상기 PNP 화합물반도체 HBT의 에피층 전면에 NPN 화합물반도체 HBT의 에피층을 성장시키는 공정과, 상기 돌출부 상의 PNP 화합물반도체 HBT의 에피층 상에 성장된 NPN 화합물반도체 HBT의 에피층을 식각하는 공정을 포함하는 동일평면 상에 PNP/NPN 화합물반도체 HBT의 에피층을 성장시킴으로써, 에미터 상층구조 NPN/PNP 화합물반도체 HBT를 동일 평면상에 제작할 수 있으므로, NPN 화합물반도체 HBT 만으로 제작이 곤란했던 능동부하(active loads), 전류원(current sources)� � 푸시풀 증폭기(push-pull amplifier)를 제작하는 것이 가능한 효과를 가진다.

公开(公告)号：KR100216521B1

公开(公告)日：1999-08-16

申请号：KR1019960015260

申请日：1996-05-09

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박성호 ,  이태우 ,  박문평

IPC: H01L21/331

Abstract: 본 발명은 이중 에미터 전극을 이용한 이종접합 바이폴라 트랜지스터(HBT)의 제조방법에 관한 것으로서, 종래기술에서 측벽 절연막만을 이용한 자기정렬 방법은 에미터 전극이 완벽한 수직형상에 의존해야 하는 문제점이 있으므로 이를 해결하기 위해, 통상적으로 성장된 이종접합 구조의 에피 웨이퍼상에 제 1 및 제 2 에미터 전극금속을 순차로 증착시키는 공정과, 제 2 에미터 전극 아래로 제 1 에미터 전극층의 측방향 침식이 발생하도록 하는 공정과, 제 1 및 제 2 에미터 전극주변을 둘러싸는 측벽 절연막을 형성하는 공정과, 이러한 측벽절연막을 마스크로 하여 베이스 표면까지 메사식각을 하고 베이스 전극을 증착시키는 제 4 과정을 포함하여 에미터와 베이스의 완전한 자기정렬을 구현하여 외부의 기생저항을 및 커패시턴스를 줄이고, 이로 인해 � �속특성이 크게 향상된 이종접합 바이폴라 트랜지스터 소자 및 회로를 제작할 수 있는 효과가 있다.

公开(公告)号：KR100211941B1

公开(公告)日：1999-08-02

申请号：KR1019960067043

申请日：1996-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박성호 ,  이태우 ,  박문평

IPC: H01L21/328

Abstract: 본 발명은 서로 다른 밴드 구조를 갖는 화합물 반도체층으로 구성된 이종접합 쌍극자 소자의 제조공정에 있어서 소자분리 공정시 평탄화를 개선시켜 집적회로 제작시 공정신뢰도를 향상시킬 수 있는, 이종접합 쌍극자 소자의 제조방법에 관한 것이다. 본 발명에 따른, HBT 소자의 제조방법은, 반절연성 화합물반도체 기판위에 완충층, 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터 캡층이 성장된 이종접합 구조의 HBT 에피 웨이퍼를 사용하여 에미터 전극을 형성하고, 베이스 층의 표면까지 메사식각 후 베이스 전극을 순차적으로 형성하는 공지의 제1과정과, 상기한 컬렉터층을 일부 남긴 상태에서 컬렉터 전극패턴을 정의하고, 잔류 컬렉터층을 제거한 후, 컬렉터 전극을 형성하는 제2과정과, 능동소자 영역 위에 표면의 외각이 돌출된 형태의 감광막을 정의하고, 공지의 방법으로 반절연성 기판까지 습식의 메사식각을 수행하는 제3과정과, 상기 감광막을 마스크층으로 계속 활용하면서, 전자 사이클로트론 공명(ECR) 플라즈마 증착법을 이용하여, 감광막이 손상되지 않은 상온에서 유전체 절연막� � 웨이퍼 전면에 도포함으로써, 소자분리 영역과 감광막이 보호하는 능동소자 간의 큰 단차로 인해 유전체막의 단락을 유도하는 제4과정과, 유기용매에 의해 능동소자 영역위의 단락된 유전체 절연막을 제거하여 선택적으로 소자분리 영역에만 유전체 절연막을 매립시키는 제5과정과, 보다 평탄화된 현 상태에서 웨이퍼 전면에 공지의 PECVD 플라즈마를 이용하여 유전체 절연막을 도포하고, 금속접촉창을 정의한 후, 금속배선을 형성하는 제6과정을 포함하는 것을 특징으로 한다.

公开(公告)号：KR100211940B1

公开(公告)日：1999-08-02

申请号：KR1019960064705

申请日：1996-12-12

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L21/328

Abstract: 본 발명은 동일 평면상에 Npn과 Pnp AlGaAs/GaAs 이중 접합 바이폴라 트랜지스터(HBT)를 제조하는 방법에 관한 것으로, Npn과 Pnp AlGaAs/GaAs HBT를 동일 평면상에 제작하기 위하여 반절연성 갈륨비소기판(10)을 사진식각법으로 패터닝하여 장방형의 Npn AlGaAs/GaAs HBT 개별소자의 크기를 갖는 돌출부(100)와 오목부(200)를 형성하고, Npn AlGaAs/GaAs HBT의 에피층과, Pnp AlGaAs/GaAs HBT의 에피층을 차례로 증착한 다음, 상기 돌출부 상측에 형성된 Pnp HBT의 에피층을 제거하여 동일평면상에 상보형 HBT의 에피층을 형성한다.
따라서, 본 발명에 따른 에피층의 형성방법을 HBT의 제조공정에 적용하는 것에 의해 동일평면상에 Npn/Pnp 상보형 HBT를 제조할 수 있다.

公开(公告)号：KR100205018B1

公开(公告)日：1999-07-01

申请号：KR1019950053683

申请日：1995-12-21

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박문평 ,  이태우 ,  송기문 ,  박성호

IPC: H01L29/92

Abstract: 본 발명은 이종접합 트랜지스터의 베이스층을 이용한 커패시터의 제조방법에 관한 것으로서, HBT를 이용한 집적회로 공정에 있어서, B
+ 이온 주입에 의해 콜렉터층으로 인한 기생저항 성분을 제거하는 제1과정과, 리프트 오프공정에 의해 커패시터의 하부전극으로 사용하기 위한 베이스층 위에 오믹 금속(Ohmic Metal)의 베이스 전극을 형성하는 제2과정과, 베이스 전극 위에 제1절연막을 증착하는 제3과정과, 제1절연막에 소정 크기의 비아홀을 형성한 다음 리프트 오프공정에 의해 적층 커패시터의 상부전극 및 비아홀을 통하여 베이스 전극과 접속되는 접속금속층을 형성하는 제4과정과, 1층 금속막 상부에 제2절연막을 증착하고 적층 커패시터의 상부전극 및 베이스 전극과의 접속 금속층에 소정 크기의 비아홀을 형성하는 제5과정 및 리프트 오프공정에 � �해 적층 커패시터의 하부전극과 비아홀을 통하여 적층 커패시터의 상부전극과 베이스 전극과의 접속금속층에 접속되는 접속금속층을 형성하는 제6과정을 포함하여 제작되어, 고농도 베이스층을 하부전극으로 사용하여 적층 커패시터를 제작함에 따라 적층 커패시터와 에미터 전극과의 단차를 감소시키고 좁은 면적에 대용량의 적층 커패시터를 제작할 수 있는 효과를 갖는다.

公开(公告)号：KR100198455B1

公开(公告)日：1999-07-01

申请号：KR1019950042602

申请日：1995-11-21

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이태우 ,  박문평 ,  송기문 ,  박성호 ,  편광의

IPC: H01L29/737

Abstract: 본 발명은 에미터 층을 형성하는 반도체 재료의 화학적 구성 성분비를 변화시킴으로써 부저항 출력특성을 감소시키거나 소멸시키도록 하는 이종접합 바이폴러 트랜지스터(Heterojunction Bipolar Transistor, 이하 HBT라고 약칭함)의 구조에 관한 것으로서, 반도체 기판과, 상기 반도체 기판 위에 형성된 컬렉터부와, 상기 컬렉터부 위에 형성된 베이스부와, 상기 베이스부 위에 형성된 에미터부와, 상기 에미터부 위에 형성된 보호층 부로 구성된 이종접합 바이폴러 트랜지스터에 있어서, 상기 에미터부와 베이스층 사이에 Al
x Ga
1 -
x As로 형성되며, 상기 X를 0부터 0.3까지 변화시키는 제 1에미터 그레이딩층을 포함하는 것을 특징으로 한다.

公开(公告)号：KR1019990043765A

公开(公告)日：1999-06-15

申请号：KR1019970064807

申请日：1997-11-29

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  김일호 ,  박문평 ,  이태우

IPC: H01L21/328

Abstract: 본 발명은 평탄화된 컬렉터 상층 구조 이종접합 쌍극자 트랜지스터의 제조 방법에 관한 것이다.
본 발명은 반절연 화합물반도체 기판에 실리콘 이온주입 및 열처리한 후, 도핑시키지 않은 화합물반도체 에피층을 성장시키고 감광막을 마스크로 하여 컬렉터 상층 구조 이종접합 쌍극자 트랜지스터의 두 외인성 베이스 영역 이외의 부분을 식각한다. 에미터 화합물반도체 에피층을 성장시키고 감광막을 마스크로 하여 컬렉터 상층 구조 이종접합 쌍극자 트랜지스터의 두 외인성 베이스 영역 상에 성장시킨 에미터 에피층을 식각한다. 베이스 화합물반도체 에피층을 성장시키고 감광막을 마스크로 하여 두 외인성 베이스 영역을 연결하는 베이스 에피층 이외의 부분을 식각하고, 컬렉터 화합물반도체 에피층과 부컬렉터 화합물반도체 에피층을 순차적으로 성장시킨다. 웨이퍼 전면에 절연막을 증착하고 절연막의 선택된 부분을 감광막을 마스크로 식각한 후, 베릴륨 이온주입 및 열처리를 실시한다. 감광막을 마스크로 하여 컬렉터 상층 구조 이종접합 쌍극자 트랜지스터의 두 외인성 베이스 영역 외부에 붕소 이온을 이온 주입한다. 에미터 전극, 베이스 전극, 컬렉터 전극을 리프트 오프에 의해 각각 형성 시키면 평탄화 된 컬렉터 상층 구조 이종접합 쌍극자 트랜지스터를 제작할 수 있다.

公开(公告)号：KR100169830B1

公开(公告)日：1999-02-18

申请号：KR1019950053679

申请日：1995-12-21

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박문평 ,  이태우 ,  송기문 ,  박성호

IPC: H01L21/265

Abstract: 본 발명은 이종접합 트랜지스터의 반절연성 갈륨비소 기판의 소정부분에 실리콘 이온을 주입하여 저항을 제조하는 방법에 관한 것으로서, 이종접합 바이폴라 트랜지스터를 이용하여 수동소자의 저항을 제작하는 집적회로의 공정에 있어서, 반절연성 갈륨비소로 이루어진 반도체기판 상부의 소정 부분에 정렬 표시부(Align Mark)를 형성하는 제1과정과, 정렬 표시부를 기준으로 하여 반도체기판 상에 소정 부분을 노출시키는 감광막을 형성하는 제2과정과, 반도체기판의 노출된 부분에 Si이온을 주입하고 감광막을 제거하는 제3과정과, 반도체기판의 상부 및 하부의 표면에 절연막을 형성하는 제4과정 및 주입된 Si이온을 활성화시켜 저항을 형성하는 제5과정을 포함하여 이루어져, 반도체 기판의 소정의 영역에 Si이온을 주입하는 간단한 공정과정을 통해서 임의의 저항값을 갖는 저항을 제조할 수 있다.