公开(公告)号：KR100805993B1

公开(公告)日：2008-02-26

申请号：KR1020057002124

申请日：2003-08-14

Applicant: 페르킨엘머 테크놀로지스 게엠베하 운트 코. 가게

Inventor： 하우스너,마르틴

IPC: H01L21/32

CPC classification number: H01L21/3065 ,  B81C1/00626 ,  B81C2201/0132 ,  B81C2201/0142 ,  H01L21/30655 ,  H01L21/3081

Abstract: 본 발명은 리세스(recess)를 형성시키기 위해서 기판 표면에서 물질을 선택적으로 제거하는 방법에 관한 것으로, 바람직한 선택 제거에 따라서 기판 표면에 마스크를 적용시키는 단계, 및 상기 기판을 드라이 엣칭시키는 단계를 포함한다. 여기서 금속, 바람직하게 알루미늄이 마스킹 물질로 사용된다. 에너지는 플라스마에 유도주입된다.
엣칭, 웨이퍼,

公开(公告)号：KR100739358B1

公开(公告)日：2007-07-18

申请号：KR1020007014853

申请日：2000-04-26

Applicant: 로베르트 보쉬 게엠베하

Inventor： 라에르머프란츠 ,  쉴립안드레아

IPC: H01L21/3065

CPC classification number: B81C1/00626 ,  B81C99/0065 ,  B81C2201/0132 ,  B81C2201/0142 ,  H01L21/3065 ,  H01L21/30655

Abstract: A method of anisotropic etching of structures in a semiconductor body, in particular of recesses in a silicon body (18) exactly defined laterally by an etching mask, by using a plasma (28) is proposed. An ion acceleration voltage induced in particular by a high-frequency AC voltage is applied to the semiconductor body at least during an etching step having a predefined duration. The duration of the etching step is further subdivided into at least two etching segments between which the ion acceleration voltage applied is modified each time. Preferably two etching segments are provided, a higher acceleration voltage being used during the first etching segment than during the second etching step. The length of the first etching segment can furthermore be determined dynamically or statically during the etching steps using a device for the detection of a polymer breakdown. In order to generate and adjust the value of the acceleration voltage, preferably high-frequency pulses or pulse packets having an adjustable pulse/pause ratio are used.

Abstract translation: 提出了一种通过使用等离子体（28）各向异性地蚀刻半导体本体中的结构，特别是通过蚀刻掩膜横向精确限定的硅本体（18）中的凹陷的方法。 至少在具有预定持续时间的蚀刻步骤期间，特别通过高频AC电压感应的离子加速电压被施加到半导体本体。 蚀刻步骤的持续时间进一步细分为至少两个蚀刻段，在每个蚀刻段之间每次修改施加的离子加速电压。 优选地提供两个蚀刻段，在第一蚀刻段期间使用比在第二蚀刻步骤期间更高的加速电压。 此外，可以使用用于检测聚合物击穿的装置在蚀刻步骤期间动态地或静态地确定第一蚀刻段的长度。 为了产生和调整加速电压的值，优选地使用具有可调脉冲/暂停比的高频脉冲或脉冲包。

公开(公告)号：KR1020050040795A

公开(公告)日：2005-05-03

申请号：KR1020040086654

申请日：2004-10-28

Applicant: 소니 가부시키가이샤

Inventor： 무라모토준이치

IPC: H01L21/302

CPC classification number: B81C1/00047 ,  B81C1/00476 ,  B81C2201/0142 ,  B81C2201/117 ,  H01L21/3065 ,  H01L21/31116

Abstract: 미세한 에칭 개구로부터 희생층을 충분한 속도로 에칭 제거하는 것이 가능하고, 이것에 의해 큰 중공부나 복잡한 구성의 공간부를 가지는 구조체, 나아가서는 높은 어스펙트비의 구조체를 형상 정밀도 양호하게, 또한 표면 상태를 열화시키지 않고 형성할 수 있는 에칭 방법을 제공한다.
에칭 반응종을 함유하는 처리 유체에 피처리물을 노출시키고, 또한 피처리물에 대해서 상기 처리 유체를 유동시킨 상태로 유지한다{제 4 스텝(S4)}. 이 상태에서, 피처리물의 표면에 조사광을 단속적으로 조사하여, 피처리물을 단속적으로 가열한다{제 5 스텝(S5)}. 이것에 의해, 피처리물 근방에 있어서의 상기 처리 유체를 단속적으로 가열하여 팽창, 수축시키면서 에칭을 행한다. 처리 유체로서는, 에칭 반응종을 함유시킨 초(超) 임계 상태의 물질이 적합하게 이용된다.

公开(公告)号：JP5259720B2

公开(公告)日：2013-08-07

申请号：JP2010526859

申请日：2007-09-28

Applicant: クォルコム・メムズ・テクノロジーズ・インコーポレーテッド

Inventor： ルーチョ・フローレス ,  リオール・コグト ,  シャオミン・ヤン ,  タン・ニア・トゥ ,  チイ・ルオ ,  ブライアン・ジェームズ・ギャリー ,  ダナ・チェイス ,  ガン・シュイ ,  シェン−ツン・ホアン ,  チア・ウェイ・ヤン ,  イ・ファン・スー

IPC: G02B26/02 ,  B81C1/00

CPC classification number: B81C1/00476 ,  B81B2201/042 ,  B81C2201/0109 ,  B81C2201/0132 ,  B81C2201/0142

公开(公告)号：JP4555950B2

公开(公告)日：2010-10-06

申请号：JP2004546267

申请日：2003-10-17

Applicant: エプコス アクチエンゲゼルシャフトEpcos Ag

Inventor： マーゴット、バン、グローテル ,  ヨゼフ、テー．エム．バン、ビーク

IPC: B81C1/00 ,  B81B3/00

CPC classification number: B81C1/00595 ,  B81B2203/0323 ,  B81C2201/0142

公开(公告)号：JP3882806B2

公开(公告)日：2007-02-21

申请号：JP2003368221

申请日：2003-10-29

Applicant: ソニー株式会社

Inventor： 准一 村本

IPC: H01L21/302 ,  H01L21/306 ,  B81C1/00 ,  H01L21/3065 ,  H01L21/311

CPC classification number: B81C1/00047 ,  B81C1/00476 ,  B81C2201/0142 ,  B81C2201/117 ,  H01L21/3065 ,  H01L21/31116

公开(公告)号：JP2006503717A

公开(公告)日：2006-02-02

申请号：JP2004546267

申请日：2003-10-17

Applicant: コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィKoninklijke Philips Electronics N.V.

Inventor： マーゴット、バン、グローテル ,  ヨゼフ、テー．エム．バン、ビーク

IPC: B81C1/00 ,  B81B3/00

CPC classification number: B81C1/00595 ,  B81B2203/0323 ,  B81C2201/0142

Abstract: この発明は、微小電気機械装置（１０）を製造するための方法であって、第一の電極（２Ａ）が内部に形成される第一の導電層（２）と、第一の材料の第一の電気絶縁層（３）と、第一の材料とは異なる第二の材料の第二の電気絶縁層（４）と、第二の電極（５Ａ）が内部において第一の電極（２Ａ）と対向して横たわるように形成され、第一の電極（２Ａ）と第一の絶縁層（３）と共に装置（１０）を形成する第二の導電層（５）とが基板（１）上に連続して堆積され、第二の導電層（５）が堆積された後に第二の導電層（５）の材料に対して選択的なエッチング剤により第二の絶縁層（４）が除去される方法に関する。 この発明によれば、第一の材料及び第二の材料のために、互いに対してのみ選択的にエッチングされるような材料が選ばれ、そして、第二の絶縁層（４）を堆積する前に、第一の材料に対して選択的にエッチングされるさらなる材料のさらなる層（６）が第一の絶縁層（３）の上面に堆積される。 このようにして、窒化シリコン及び酸化シリコンが絶縁層（３，４）に適用でき、従って、この発明の方法は現行ＩＣプロセスに良く適合する。 第二の絶縁層（４）はエッチングにより部分的に除去されると好ましく、さらなる層（６）がエッチングにより完全に除去され、そして、最後に、第二の絶縁層（４）がエッチングにより完全に除去される。

公开(公告)号：JP4775824B2

公开(公告)日：2011-09-21

申请号：JP2008268528

申请日：2008-10-17

Applicant: ゲットナー・ファンデーション・エルエルシー

Inventor： 伸一 上原 ,  研 住吉 ,  祐子 佐藤 ,  仁 松嶋 ,  節夫 金子

IPC: G02B3/00 ,  B81C1/00 ,  C03C15/00 ,  G02F1/13 ,  G02F1/1335 ,  G03B21/00 ,  G03B21/14

CPC classification number: G02B3/0056 ,  B81B2207/056 ,  B81C1/00031 ,  B81C2201/0133 ,  B81C2201/0142 ,  C03C15/00 ,  C03C17/34 ,  C03C2204/08 ,  C03C2218/34 ,  G02B3/0012 ,  G02F1/133526 ,  Y10T428/131 ,  Y10T428/249969 ,  Y10T428/315

公开(公告)号：JP4644858B2

公开(公告)日：2011-03-09

申请号：JP2008523670

申请日：2007-07-02

Applicant: 国立大学法人大阪大学 ,  財団法人大阪産業振興機構

Inventor： 泰久 佐野

IPC: H01L21/02 ,  H01L21/31 ,  H01L21/316

CPC classification number: H01L21/3065 ,  B81C1/00626 ,  B81C2201/0142

公开(公告)号：JP2010541002A

公开(公告)日：2010-12-24

申请号：JP2010526859

申请日：2007-09-28

Applicant: クォルコム・メムズ・テクノロジーズ・インコーポレーテッド

Inventor： イ・ファン・スー ,  ガン・シュイ ,  シェン−ツン・ホアン ,  シャオミン・ヤン ,  ダナ・チェイス ,  タン・ニア・トゥ ,  チア・ウェイ・ヤン ,  チイ・ルオ ,  ブライアン・ジェームズ・ギャリー ,  リオール・コグト ,  ルーチョ・フローレス

IPC: G02B26/02 ,  B81C1/00

CPC classification number: B81C1/00476 ,  B81B2201/042 ,  B81C2201/0109 ,  B81C2201/0132 ,  B81C2201/0142

Abstract: より速くエッチングされる部分とより遅くエッチングされる部分とを備えた犠牲構造体を備えたＭＥＭＳは、その犠牲構造体をエッチングすることによってＭＥＭＳ内にキャビティを形成する際に、構造特徴部に対する損傷の減少を示す。 異なるエッチング速度が構造層を機械的に分離することによって、エッチングプロセス中の装置の応力を低下させる。 方法及びシステムも提供される。