公开(公告)号：KR1020010068315A

公开(公告)日：2001-07-23

申请号：KR1020000000170

申请日：2000-01-04

Applicant: 삼성전자주식회사

Inventor： 남갑진

IPC: H01L27/105

Abstract: PURPOSE: A method for manufacturing a capacitor is provided to form a resistance layer of a peripheral circuit region by using a material for upper electrode of a capacitor. CONSTITUTION: A lower electrode(15) is formed on an insulating layer(10). The lower electrode(15) is connected with an active region of a semiconductor substrate(5). A dielectric layer(20) is formed on an upper portion of the lower electrode(15). A conductive layer for upper electrode is deposited thereon. The conductive layer for upper electrode is patterned. A material layer(30a) is deposited on the structure. A material layer pattern is formed on a cell array region and a peripheral circuit region by patterning the material layer(30a). The material layer pattern is used as an upper electrode(25) and a resistance layer(30b).

Abstract translation: 目的：提供一种制造电容器的方法，通过使用电容器的上部电极材料形成外围电路区域的电阻层。 构成：在绝缘层（10）上形成下电极（15）。 下电极（15）与半导体衬底（5）的有源区连接。 在下电极（15）的上部形成介电层（20）。 用于上电极的导电层沉积在其上。 图案化上电极用导电层。 材料层（30a）沉积在结构上。 通过图案化材料层（30a），在单元阵列区域和外围电路区域上形成材料层图案。 材料层图案用作上电极（25）和电阻层（30b）。

公开(公告)号：KR1020010056241A

公开(公告)日：2001-07-04

申请号：KR1019990057626

申请日：1999-12-14

Applicant: 삼성전자주식회사

Inventor： 김진원 ,  남상돈 ,  김완돈 ,  남갑진

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/31122

Abstract: PURPOSE: A method for forming an electrode of a capacitor is provided to prevent an underlying insulating layer or the capacitor electrode from being damaged by a wet etch for removing a sacrificial insulating layer used for forming the capacitor electrode. CONSTITUTION: In the method, a lower insulating layer(200) is formed on a semiconductor substrate(100) and then a support insulating layer(410) is formed thereon. The lower insulating layer(200) surrounds a conductive plug(310) electrically connected to the substrate(100). Next, an etch stop layer(500) including a tantalum oxide layer(510) is formed on the support insulating layer(410), and then the sacrificial layer for mold is formed on the etch stop layer(500). Next, the sacrificial layer, the etch stop layer(500) and the support insulating layer(410) are sequentially patterned to form the mold exposing the conductive plug(310). Next, a storage electrode layer is formed along inner surfaces of the mold and electrically connected to conductive plug(310). The storage electrode layer is then separated to form a storage electrode(650), and the sacrificial insulating layer is removed by a selective etch using the etch stop layer(500).

Abstract translation: 目的：提供一种用于形成电容器电极的方法，以防止下面的绝缘层或电容器电极被湿蚀刻损坏，以去除用于形成电容器电极的牺牲绝缘层。 构成：在该方法中，在半导体衬底（100）上形成下绝缘层（200），然后在其上形成支撑绝缘层（410）。 下绝缘层（200）包围电连接到基板（100）的导电塞（310）。 接下来，在支撑绝缘层（410）上形成包括氧化钽层（510）的蚀刻停止层（500），然后在蚀刻停止层（500）上形成用于模具的牺牲层。 接下来，牺牲层，蚀刻停止层（500）和支撑绝缘层（410）被顺序地图案化以形成露出导电插塞（310）的模具。 接下来，沿着模具的内表面形成存储电极层，并且电连接到导电插塞（310）。 然后将存储电极层分离以形成存储电极（650），并且通过使用蚀刻停止层（500）的选择性蚀刻去除牺牲绝缘层。

公开(公告)号：KR1020010026374A

公开(公告)日：2001-04-06

申请号：KR1019990037664

申请日：1999-09-06

Applicant: 삼성전자주식회사

Inventor： 남갑진 ,  박기연 ,  형용우

IPC: H01L21/283

Abstract: PURPOSE: A method for manufacturing a capacitor of a semiconductor device using a tantalum oxide layer as a dielectric layer is provided to increase permittivity of a high dielectric layer and to reduce a leakage current, by sequentially performing annealing processes in an order of a furnace after a rapid thermal process or vice versa, after a high dielectric layer is formed. CONSTITUTION: An insulating layer(42) is formed on a substrate. A conductive plug(46) connected to the substrate is formed on the insulating layer. A storage electrode(48) covering the conductive plug is formed on the insulating layer. An anti-reacting layer(50) is formed on the storage electrode. A dielectric layer(52) is formed on the anti-reacting layer. The first and second annealing processes are performed regarding the resultant structure having the dielectric layer. A plate electrode(58) is formed on the annealed dielectric layer.

Abstract translation: 目的：提供一种使用氧化钽层作为电介质层的半导体器件的电容器的制造方法，通过依次按照炉子的顺序进行退火处理，以提高高电介质层的介电常数和减小漏电流 在形成高介电层之后，快速热处理反之亦然。 构成：在基板上形成绝缘层（42）。 在绝缘层上形成连接到基板的导电插头（46）。 在绝缘层上形成覆盖导电插塞的存储电极（48）。 在存储电极上形成抗反应层（50）。 在反应层上形成电介质层（52）。 对具有电介质层的结构进行第一退火处理和第二退火处理。 在退火的电介质层上形成平板电极（58）。

公开(公告)号：KR1020000032889A

公开(公告)日：2000-06-15

申请号：KR1019980049507

申请日：1998-11-18

Applicant: 삼성전자주식회사

Inventor： 형용우 ,  박영욱 ,  남갑진 ,  원석준

IPC: H01L27/04

Abstract: PURPOSE: A method for manufacturing a capacitor in a semiconductor device is provided to improve a characteristic of leakage current of a dielectric layer of the capacitor. CONSTITUTION: A lower electrode layer(13) is formed on an active area of a semiconductor substrate(10). Next, an oxidation layer(14) is formed on the lower electrode layer(13). Next, a nitride layer(15) as an oxidation preventing layer is formed on the oxidation layer(14). a tantalum-oxide layer(126) as a dielectric layer is formed on the nitride layer(15). Next, an upper electrode layer(17) is formed on the tantalum-oxide layer(126). Thereby, a characteristic of leakage current of the tantalum-oxide layer(126) can be improved by the oxidation layer(14).

Abstract translation: 目的：提供一种用于制造半导体器件中的电容器的方法，以改善电容器的电介质层的漏电流的特性。 构成：在半导体衬底（10）的有源区上形成下电极层（13）。 接下来，在下电极层（13）上形成氧化层（14）。 接着，在氧化层（14）上形成作为防氧化层的氮化物层（15）。 在氮化物层（15）上形成作为电介质层的氧化钽层（126）。 接下来，在氧化钽层（126）上形成上电极层（17）。 由此，可以通过氧化层（14）改善氧化钽层（126）的漏电流的特性。

公开(公告)号：KR100207450B1

公开(公告)日：1999-07-15

申请号：KR1019950040268

申请日：1995-11-08

Applicant: 삼성전자주식회사

Inventor： 박인성 ,  김경훈 ,  남갑진 ,  박영욱

IPC: H01L27/04

Abstract: 오존을 이용한 오산화탄탈륨막 형성방법을 개시하고 있다. 이는 Ta 소스, 특히 Ta(OC
2 H
5 )
5 와 산소와 오존을 반응소스로 이용하여 오산화탄탈륨을 증착하는 것을 특징으로 한다. 따라서, 낮은 온도에서 Ta
2 O
5 를 증착시킬 수 있으며, Ta(OC
2 H
5 )
5 의 완전분해로 C-, H- 등의 불순물이 감소되고, 산소기의 반응으로 인한 산소공공의 치유능력이 향상되며, 공정 중의 오존을 첨가하므로 UV-O
3 어닐이 필요할 경우 인-시츄(in-situ) 공정을 용이하게 실시할 수 있게 된다.

公开(公告)号：KR1019990012156A

公开(公告)日：1999-02-25

申请号：KR1019970035460

申请日：1997-07-28

Applicant: 삼성전자주식회사

Inventor： 김영선 ,  김영민 ,  김경훈 ,  남갑진 ,  박영욱

IPC: H01L27/108

Abstract: 표면이 고농도 불순물로 높게 도우핑된 굴곡형의 다결졍 실리콘층으로 만들어진 하부 전극층과 상부 전극층 사이에 고유전체층을 가지는 반도체 장치에 있어서,
상기 하부전극층과 상기 고유전체층 사이에 형성되고 후열처리에 의해 상기 굴곡형 다결정 실리콘층 표면의 상기 고농도 불순물의 농도저하를 방지하는 확산 방지층을 가짐으로써 동작중 인가되는 바이어스 전압에 대해 안정된 캐패시턴스값을 유지하는 반도체장치 및 제조방법이 제공된다.

公开(公告)号：KR1019990011454A

公开(公告)日：1999-02-18

申请号：KR1019970034557

申请日：1997-07-23

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  박영욱 ,  김경훈 ,  남갑진

IPC: H01L27/06

Abstract: 커패시턴스의 최소값과 최대값비인 Cmin/Cmax비를 감소시키지 않고 전극과 고유전막 간의 누설전류의 발생을 방지하는 계면 실리콘 산화막의 형성이 가능한 커패시터의 제조방법을 개시한다.
본 발명의 방법은 불순물이 도핑된 실리콘으로 이루어진 하부전극 패턴을 형성한 다음, 상기 하부전극 패턴 상에만 선택적으로 금속 실리사이드를 형성한다. 상기 금속 실리사이드의 선택적 형성은 금속 염소화물을 원료가스로 하여 수행된다. 상기 금속 염소화물에 포함되는 금속은 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 및 코발트로 이루어진 군 중에서 선택된 어느 하나이다. 상기 결과물 전면에 고유전막을 증착하고 상기 고유전막을 산소를 포함하는 분위기에서 열처리한다. 다음, 상기 고유전막 상에 상부전극을 형성함으로써 본 발명의 커패시터를 완성한다.

公开(公告)号：KR1019980065739A

公开(公告)日：1998-10-15

申请号：KR1019970000852

申请日：1997-01-14

Applicant: 삼성전자주식회사

Inventor： 남갑진 ,  원석준 ,  김경훈

IPC: H01L27/06

Abstract: 반도체 메모리 소자의 커패시터 제조방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 하부 전극을 형성하는 제1 공정, 하부 전극 상에 탄탈륨 옥사이드를 증착한 후 이를 결정화함으로써 제1 탄탈륨 옥사이드막을 형성하는 제2 공정, 자외선-오존(UV-O
3 ) 처리를 행하여 상기 제1 탄탈륨 옥사이드막의 그레인 바운드리를 산화하는 제3 공정, 제3 공정이 진행된 제1 탄탈륨 옥사이드막 상에 절연막을 형성하는 제4 공정, 절연막 상에 탄탈륨 옥사이드를 증착한 후 이를 결정화함으로써 제2 탄탈륨 옥사이드막을 형성하는 제5 공정, 자외선-오존 처리를 행하여 제2 탄탈륨 옥사이드막의 그레인 바운드리를 산화하는 제6 공정 및 제6 공정이 진행된 제2 탄탈륨 옥사이드막 상에 상부 전극을 형성하는 제7 공정을 구비하여, 탄탈륨 옥사이드로 된 유전체막의 유전상수를 증가시킴과 동시에 누설전류를 감소시킬 수 있다.

公开(公告)号：KR1019980040661A

公开(公告)日：1998-08-17

申请号：KR1019960059885

申请日：1996-11-29

Applicant: 삼성전자주식회사

Inventor： 김경훈 ,  남갑진 ,  원석준

IPC: H01L21/8242 ,  H01L29/92

Abstract: 본 발명은 커패시터의 하부 전극 형성 방법을 개시한다.
이는 트랜지스터가 형성된 반도체 기판 상에 층간 절연층, 식각 저지층, 제 1 더미층, 제 1 도전층, 제 2 더미층, 제 2 도전층, 제 3 더미층을 차례로 형성하는 단계; 상기 제 3 더미층/제 2 도전층/제 2 더미층/제 1 도전층/제 1 더미층/식각 저지층/층간 절연층을 패터닝하여 상기 트랜지스터중 소오스 영역을 노출시키는 콘택 홀을 형성하는 단계; 상기 콘택홀이 형성된 반도체 기판 전면에 제 3 도전층을 형성하는 단계; 상기 콘택홀을 포함한 소정 부분이 남겨지도록 상기 제 3 도전층/제 3 더미층/제 2 도전층/제 2 더미층과 상기 제 1 도전층의 일부 두께를 식각하는 단계; 상기 제 3 더미층과 제 2 더미층을 제거하여 상기 제 3 도전층, 제 2 도전층 그리고 제 1 도전층이 연결된 구조의 하부 전극을 형성하는 단계; 상기 하부 전극의 표면에 제 4 더미층을 형성하는 단계; 상기 제 4 더미층을 에치백(etch back)하여 상기 하부 전극의 측벽에 상기 제 4 더미층을 남기는 단계; 상기 반도체 기판 전면에 제 4 도전층을 형성하는 단계; 상기 제 4 도전층과 상기 하부 전극의 측면에 남아있는 제 1 도전층을 에치백(etch back)하여 상기 하부 전극 측면에 상기 제 4 도전층을 남기는 단계; 및 상기 제 4 더미층과 상기 제 1 더미층을 제거하는 단계로 이루어진다. 즉, 핀(pin)형과 실린더(cylinder)형이 조합된 하부 전극을 형성함으로써 하부 전극의 유효 면적이 커지고 그 결과 커패시터의 용량이 증가된다.

公开(公告)号：KR1019980037953A

公开(公告)日：1998-08-05

申请号：KR1019960056777

申请日：1996-11-22

Applicant: 삼성전자주식회사

Inventor： 남갑진 ,  원석준 ,  김경훈

IPC: H01L27/108

Abstract: 본 발명은 반도체 기판 상에 폴리실리콘막 또는 비정질실리콘막으로 하부 전극을 형성하는 단계와, 상기 하부 전극이 형성된 반도체 기판을 6001100℃의 온도와 산소(O2) 또는 질소(NH3) 분위기에서 전처리하여 상기 하부 전극 상에 얇은 두께의 누설전류방지막을 형성하는 단계와, 상기 누설전류방지막 상에 고유전체막 및 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다. 상기 누설전류방지막은 실리콘옥시나이트라이드막으로 형성하는 것이 바람직하다. 본 발명은 하부 전극과 고유전체막 사이에 누설전류방지막을 형성할 때, 실리콘 소스로써 하부 전극을 이용하고 산소, 산화질소, 질소분위기 및 이들의 혼합분위기에서 수행하여 적절한 두께로 누설전류방지막을 형성할 수 있다.