公开(公告)号：KR20210024367A

公开(公告)日：2021-03-05

申请号：KR1020190103566A

申请日：2019-08-23

Applicant: 삼성전자주식회사

Inventor： 황윤태 ,  김완돈 ,  김근우

IPC: H01L21/768 ,  H01L29/78

CPC classification number: H01L29/41766 ,  H01L21/76897 ,  H01L21/02172 ,  H01L21/28518 ,  H01L21/76816 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76849 ,  H01L21/76852 ,  H01L23/53209 ,  H01L29/0847 ,  H01L29/41791 ,  H01L29/45 ,  H01L29/66636 ,  H01L29/775 ,  H01L29/165 ,  H01L29/665 ,  H01L29/78 ,  H01L29/7848

Abstract: 콘택 구조체를 포함하는 반도체 소자가 제공된다. 반도체 소자는 제 1 금속을 포함하는 하부 콘택 패턴; 상기 제 1 금속보다 작은 비저항을 갖는 제 2 금속을 포함하는 상부 콘택 패턴으로서, 상기 상부 금속 패턴은 상기 하부 콘택 패턴 내에 배치되는 하부 부분을 포함하는 것; 및 상기 하부 콘택 패턴과 상기 상부 콘택 패턴의 상기 하부 부분 사이에 개재되며, 상기 제 1 및 제 2 금속들과 다른 제 3 금속을 포함하는 금속 배리어막을 포함하되, 상기 상부 콘택 패턴의 하부 폭은 상기 하부 콘택 패턴의 상부 폭보다 작을 수 있다.

公开(公告)号：KR20210033102A

公开(公告)日：2021-03-26

申请号：KR1020190114081A

申请日：2019-09-17

Applicant: 삼성전자주식회사

Inventor： 박종호 ,  송재열 ,  김완돈 ,  이병훈 ,  핫산무사라트

IPC: H01L29/78 ,  H01L21/02 ,  H01L21/8238

CPC classification number: H01L29/7831 ,  H01L27/0922 ,  H01L21/02172 ,  H01L21/02532 ,  H01L21/8238 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823871 ,  H01L27/0924 ,  H01L29/0653 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/41791 ,  H01L29/42392 ,  H01L29/4908 ,  H01L29/4966 ,  H01L29/516 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/7848 ,  H01L29/7849 ,  H01L29/78696

Abstract: 본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 제1 활성 영역 및 제2 활성 영역을 포함하는 기판; 상기 제1 및 제2 활성 영역들 상에 각각 제공된 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴의 상부에 제공된 한 쌍의 제1 소스/드레인 패턴들, 및 상기 한 쌍의 제1 소스/드레인 패턴들 사이에 개재된 제1 채널 패턴; 상기 제2 활성 패턴의 상부에 제공된 한 쌍의 제2 소스/드레인 패턴들, 및 상기 한 쌍의 제2 소스/드레인 패턴들 사이에 개재된 제2 채널 패턴; 및 상기 제1 및 제2 채널 패턴들을 각각 가로지르는 제1 및 제2 게이트 전극들을 포함한다. 상기 제1 및 제2 게이트 전극들 각각은, 상기 제1 및 제2 채널 패턴들 중 그 아래의 하나에 인접하는 제1 금속 패턴을 포함하고, 상기 제1 및 제2 채널 패턴들은 실리콘-게르마늄(SiGe)을 포함하며, 상기 제2 채널 패턴의 게르마늄(Ge)의 농도는, 상기 제1 채널 패턴의 게르마늄(Ge)의 농도보다 크고, 상기 제2 게이트 전극의 상기 제1 금속 패턴의 두께는, 상기 제1 게이트 전극의 상기 제1 금속 패턴의 두께보다 크다.

公开(公告)号：KR102230196B1

公开(公告)日：2021-03-19

申请号：KR1020150057537A

申请日：2015-04-23

Applicant: 삼성전자주식회사

Inventor： 손혁준 ,  김완돈 ,  나훈주 ,  송재열 ,  현상진 ,  황윤태

IPC: H01L29/423 ,  H01L21/28 ,  H01L29/66

CPC classification number: H01L29/42312 ,  H01L29/4958 ,  H01L21/28079 ,  H01L21/3205 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66477 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7851

Abstract: 본 발명의 기술적 사상은 반도체 소자의 신뢰성 및 특성 열화없이 다양한 문턱 전압(Vth)을 갖는 반도체 소자 및 그 제조방법을 제공한다. 그 반도체 소자는 반도체 기판; 상기 반도체 기판 상부 부분에 형성된 활성 영역; 및 상기 반도체 기판 상에 상기 활성 영역을 가로질러 연장하고, 계면층, 고유전체층, 희토류 원소(Rare Earth element: RE) 공급층, RE가 포함된 제1 메탈층, 및 제2 메탈층이 순차적으로 적층된 게이트 구조체;를 포함한다.

公开(公告)号：KR20210028324A

公开(公告)日：2021-03-12

申请号：KR1020190109083A

申请日：2019-09-03

Applicant: 삼성전자주식회사

Inventor： 노선영 ,  김완돈 ,  이현배 ,  유동곤 ,  임동찬

IPC: H01L29/423 ,  H01L21/02 ,  H01L21/28 ,  H01L21/304 ,  H01L29/417 ,  H01L29/78

CPC classification number: H01L27/0886 ,  H01L29/4236 ,  H01L21/02172 ,  H01L21/02263 ,  H01L21/28008 ,  H01L21/304 ,  H01L21/3212 ,  H01L21/76802 ,  H01L21/7684 ,  H01L21/76843 ,  H01L21/7685 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53252 ,  H01L23/53266 ,  H01L29/0673 ,  H01L29/41725 ,  H01L29/7846 ,  H01L29/7848 ,  H01L21/823475 ,  H01L2924/01029 ,  H01L2924/01044

Abstract: 본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 기판 상의 층간 절연막; 상기 층간 절연막의 제1 트렌치를 채우는 제1 배선, 상기 제1 트렌치는 제1 폭을 갖고; 상기 층간 절연막의 제2 트렌치를 채우는 제2 배선을 포함하되, 상기 제2 트렌치는, 상기 제1 폭보다 큰 제2 폭을 갖고; 상기 제2 배선은: 상기 제2 트렌치의 내측벽을 덮는 제1 금속막; 및 상기 제2 트렌치의 바닥면을 덮는 배리어 막; 및 상기 제1 금속막 및 상기 배리어 막 상의 제2 금속막을 포함하며, 상기 제1 배선 및 상기 제1 금속막은 제1 금속을 포함하고, 상기 제2 금속막은, 상기 제1 금속과 상이한 제2 금속을 포함한다.

公开(公告)号：KR101908358B1

公开(公告)日：2018-12-11

申请号：KR1020110049090

申请日：2011-05-24

Applicant: 삼성전자주식회사

Inventor： 김완돈 ,  이승환 ,  김범석 ,  조규호 ,  권오성 ,  최근규 ,  임지은 ,  탁용석

IPC: H01L21/28 ,  H01L27/108 ,  H01L21/8242

Abstract: 제1 소스/드레인 영역, 제2 소스/드레인 영역, 및 제3 소스/드레인 영역을 갖는 기판이 제공된다. 상기 제1 소스/드레인 영역과 접촉하고, 제1 폭 및 제1 높이를 갖고, 제1 물질을 갖는 제1 전도 플러그가 배치된다. 상기 제1 전도 플러그 및 상기 기판을 덮는 층간 절연 막이 배치된다. 상기 층간 절연 막을 수직으로 관통하여 상기 제2 소스/드레인 영역과 접촉하며, 제2 폭 및 제2 높이를 갖고, 제2 물질을 포함하는 제2 전도 플러그가 배치된다. 상기 층간 절연 막을 수직으로 관통하여 상기 제3 소스/드레인 영역과 접촉하고, 제3 폭 및 제3 높이를 갖고, 제3 물질을 포함하는 제3 전도 플러그가 배치된다. 상기 제2 물질은 귀금속, 귀금속 산화물, 및 페로브스카이트(perovskite) 계열의 도전성 산화물 중 하나를 갖는다.

公开(公告)号：KR1020160011290A

公开(公告)日：2016-02-01

申请号：KR1020140091964

申请日：2014-07-21

Applicant: 삼성전자주식회사

Inventor： 구경범 ,  김완돈 ,  현상진 ,  김신혜 ,  전택수 ,  정병석

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66545 ,  H01L21/02362 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76834 ,  H01L29/51 ,  H01L29/511 ,  H01L29/512 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66636 ,  H01L29/78 ,  H01L2029/7858 ,  H01L29/7813

Abstract: 본발명은반도체장치및 이의제조방법에관한것으로, 보다구체적으로, 활성패턴이제공된기판; 상기활성패턴을가로지르는게이트전극; 및상기게이트전극상의게이트캡핑구조체를포함할수 있다. 상기게이트캡핑구조체는서로다른특성을갖는 2개이상의게이트캡핑패턴들을포함하므로, 콘택플러그들을효과적으로자기정렬(self-align) 시킬수 있음과동시에소자의동작속도및 특성을개선할수 있다.

Abstract translation: 半导体器件及其制造方法技术领域本发明涉及半导体器件及其制造方法。 更具体地说，本发明包括：提供活性图案的基板; 设置在所述有源图案之上的栅电极; 以及栅电极上的栅极封装结构。 栅极封盖结构包括彼此具有不同性质的至少两个栅极封盖图案，因此，在改善半导体器件的操作速度和特性的同时，以自对准方式有效地形成接触插塞。

公开(公告)号：KR1020120051820A

公开(公告)日：2012-05-23

申请号：KR1020100113110

申请日：2010-11-15

Applicant: 삼성전자주식회사

Inventor： 권오성 ,  조규호 ,  김완돈 ,  김범석 ,  탁용석

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L28/40 ,  H01L27/10852 ,  H01L27/10876 ,  H01L28/65

Abstract: PURPOSE: A capacitor, a formation method thereof, a semiconductor device including the same, and a manufacturing method thereof are provided to improve capacitance using a dielectric film which has high dielectric constant. CONSTITUTION: A bottom electrode(16) comprised of a metal oxide is formed on a semiconductor substrate(10). The metal oxide of the bottom electrode includes a ruthenium oxide. A titanium oxide dielectric film(18) is formed on the surface of the bottom electrode. A leakage current suppressing impurity is doped on the titanium oxide dielectric film. An upper electrode(20) is formed on the dielectric film.

Abstract translation: 目的：提供电容器及其形成方法，包括该电容器的半导体器件及其制造方法，以使用具有高介电常数的电介质膜来改善电容。 构成：在半导体衬底（10）上形成由金属氧化物构成的底部电极（16）。 底部电极的金属氧化物包括氧化钌。 在底电极的表面上形成氧化钛介电膜（18）。 在氧化钛电介质膜上掺杂抑制泄漏电流的杂质。 在电介质膜上形成上电极（20）。

公开(公告)号：KR1020100089522A

公开(公告)日：2010-08-12

申请号：KR1020090008812

申请日：2009-02-04

Applicant: 삼성전자주식회사

Inventor： 김완돈 ,  조규호 ,  김진용 ,  최재형 ,  임재순 ,  권오성 ,  김범석 ,  탁용석

IPC: H01G9/04 ,  H01G9/02 ,  H01G9/00

CPC classification number: H01G4/33 ,  H01G4/008 ,  H01G4/12 ,  H01G4/224 ,  H01L27/10852 ,  H01L28/91

Abstract: PURPOSE: A capacitor and a manufacturing method thereof are provided to prevent the increase of leak current due to the grain growth of a top electrode by forming a capping layer which restrains the grain growth of the upper electrode. CONSTITUTION: A bottom electrode(112) is formed on a substrate(100). A dielectric layer(114) is formed on the surface of the lower electrode by laminating the metal oxide. An upper electrode(116) is formed on the surface of the insulation layer by depositing the material including the metal. A capping layer(118) is formed by depositing the metal oxide to cover the upper side whole of the upper electrode.

Abstract translation: 目的：提供一种电容器及其制造方法，通过形成限制上部电极的晶粒生长的覆盖层，防止由于顶部电极的晶粒生长引起的漏电流的增加。 构成：在基板（100）上形成底部电极（112）。 通过层叠金属氧化物，在下电极的表面上形成电介质层（114）。 通过沉积包括金属的材料，在绝缘层的表面上形成上电极（116）。 通过沉积金属氧化物以覆盖上电极的上侧整体来形成覆盖层（118）。

公开(公告)号：KR1020090028030A

公开(公告)日：2009-03-18

申请号：KR1020070093291

申请日：2007-09-13

Applicant: 삼성전자주식회사

Inventor： 탁용석 ,  정정희 ,  김진용 ,  김완돈 ,  김영선

IPC: H01L27/108

CPC classification number: H01L28/75 ,  H01L28/65

Abstract: A semiconductor device and the manufacturing method thereof are provided to improve the electrical characteristic of the capacitor by interposing the second bottom electrode of the thickness of 70 Å through 3 between the first bottom electrode and the dielectric layer. The semiconductor device(1) comprises the bottom electrode(101), and the dielectric layer(200) and the first upper electrode(301). The bottom electrode comprises the first bottom electrode(110) and the second bottom electrode(120). The material of the second bottom electrode is different from the material of the first bottom electrode. The second bottom electrode is formed in at least a part phase of the first bottom electrode. The second bottom electrode has the thickness of 3Å to 70 Å. The dielectric layer is formed in at least a part phase of the second bottom electrode. The first upper electrode is formed on the dielectric layer.

Abstract translation: 提供半导体器件及其制造方法，通过在第一底部电极和电介质层之间插入厚度为70埃至3埃的第二底部电极来改善电容器的电气特性。 半导体器件（1）包括底部电极（101）和电介质层（200）和第一上部电极（301）。 底部电极包括第一底部电极（110）和第二底部电极（120）。 第二底部电极的材料与第一底部电极的材料不同。 第二底部电极形成在第一底部电极的至少一部分相中。 第二底部电极具有3埃至70埃的厚度。 介电层形成在第二底部电极的至少一部分相中。 第一上电极形成在电介质层上。

公开(公告)号：KR100464404B1

公开(公告)日：2005-01-03

申请号：KR1020010045487

申请日：2001-07-27

Applicant: 삼성전자주식회사

Inventor： 주재현 ,  김완돈

IPC: H01L27/04

CPC classification number: H01L28/55 ,  H01L28/60

Abstract: A fabrication method for forming a semiconductor device having a MIM (Metal-Insulator-Metal) capacitor is provided. A lower electrode is formed on a substrate. The lower electrode is subjected to a pre-annealing. The pre-annealing includes a thermal annealing in a hydrogen atmosphere, a nitrogen atmosphere or a mixed atmosphere of hydrogen and nitrogen. A capacitor dielectric layer is formed on the lower electrode. An upper electrode is formed on the capacitor dielectric layer. According to the present invention, the characteristic of a MIM capacitor can be enhanced by the pre-annealing without any substantial change in the materiality of the lower electrode.

Abstract translation: 提供了一种用于形成具有MIM（金属 - 绝缘体 - 金属）电容器的半导体器件的制造方法。 下电极形成在基板上。 下电极经历预退火。 预退火包括在氢气气氛，氮气气氛或氢气和氮气的混合气氛中的热退火。 电容器介电层形成在下电极上。 上电极形成在电容器介电层上。 根据本发明，通过预退火可以提高MIM电容器的特性，而下电极的材料没有实质性变化。