公开(公告)号：KR1020080030713A

公开(公告)日：2008-04-07

申请号：KR1020060096879

申请日：2006-10-02

Applicant: 삼성전자주식회사

Inventor： 손웅희 ,  최길현 ,  김병희 ,  이병학 ,  박희숙 ,  박재화

IPC: H01L21/205

CPC classification number: H01L21/67017 ,  H01L21/68785

Abstract: An apparatus for processing a substrate is provided to control the generation of degradation characteristic by supplementing heat inside process chamber using a lamp unit arranged on an upper portion of the chamber. A process chamber(102) provides a space(116) for processing a substrate(10). The process chamber includes a lower structure(103) defining the space and an upper structure(104) covering the lower structure. A chuck(108) is arranged in the process chamber and supports the substrate. A gas providing unit(109) is connected to the process chamber to provide process gas into the process chamber. A lamp unit(114) is arranged on the upper structure and heats the substrate up to a process temperature. A plasma generating unit(106) forms the gas provided into the process chamber in plasma state. A heater is connected to the chuck and heats the substrate. The lamp unit heats the substrate so that the temperature of the substrate is maintained to the same as the temperature of the heater.

Abstract translation: 提供了一种用于处理基板的装置，以通过使用布置在室的上部的灯单元来补充处理室内的热来控制劣化特性的产生。 处理室（102）提供用于处理衬底（10）的空间（116）。 处理室包括限定空间的下结构（103）和覆盖下结构的上结构（104）。 卡盘（108）布置在处理室中并支撑基板。 气体提供单元（109）连接到处理室以将处理气体提供到处理室中。 在上部结构上布置灯单元（114），并将基板加热到加工温度。 等离子体产生单元（106）以等离子体状态形成设置到处理室中的气体。 加热器连接到卡盘并加热基板。 灯单元加热基板，使得基板的温度保持与加热器的温度相同。

公开(公告)号：KR1020080028162A

公开(公告)日：2008-03-31

申请号：KR1020060093593

申请日：2006-09-26

Applicant: 삼성전자주식회사

Inventor： 손웅희 ,  최길현 ,  김병희 ,  이병학 ,  박희숙 ,  박재화

IPC: H01L21/8247 ,  H01L21/336 ,  H01L21/324

Abstract: A method for forming a gate pattern in a semiconductor device is provided to recover a gate dielectric layer from etch damage produced when a gate structure is formed, through a plasma oxidization process. A gate dielectric layer(105) is formed on a semiconductor substrate(100), and then a gate layer is formed on the gate dielectric layer. The gate layer is patterned using photography and etch process to form a gate structure(121) on the gate dielectric. The substrate having the gate structure is subjected to plasma oxidation to recover the gate dielectric layer from etch damage. The substrate is subjected to thermal annealing(140) to recover a defect of the gate dielectric. The gate structure has at least one of a polysilicon layer, a metal layer and a metal silicide layer.

Abstract translation: 提供了一种用于在半导体器件中形成栅极图案的方法，以通过等离子体氧化工艺从栅极结构形成时产生的蚀刻损伤中恢复栅极电介质层。 在半导体衬底（100）上形成栅极电介质层（105），然后在栅极电介质层上形成栅极层。 使用摄影和蚀刻工艺对栅极层进行构图，以在栅极电介质上形成栅极结构（121）。 具有栅极结构的衬底经受等离子体氧化以从蚀刻损伤中恢复栅极电介质层。 对衬底进行热退火（140）以恢复栅极电介质的缺陷。 栅极结构具有多晶硅层，金属层和金属硅化物层中的至少一个。

公开(公告)号：KR1020080009995A

公开(公告)日：2008-01-30

申请号：KR1020060069902

申请日：2006-07-25

Applicant: 삼성전자주식회사

Inventor： 손웅희 ,  최길현 ,  김병희 ,  이병학 ,  박희숙 ,  박재화

IPC: H01L21/336

Abstract: A semiconductor device and a forming method thereof are provided to prevent the oxidization of a gate pattern metal film by forming an anti-oxidization film which covers the upper and side surfaces of a gate pattern. A semiconductor device includes a gate pattern(120), an anti-oxidization film(130), and a spacer. The gate pattern includes a poly silicon film(122) and a metal film(124) on a substrate. The anti-oxidization film covers the side and upper surface of the gate pattern. The spacer covers the anti-oxidization film at the side of the gate pattern. The anti-oxidization film includes at least one among a silicon oxide film, a silicon nitride film, or a silicon oxynitride film. The metal film includes tungsten.

Abstract translation: 提供半导体器件及其形成方法，以通过形成覆盖栅极图案的上表面和侧表面的抗氧化膜来防止栅极图案金属膜的氧化。 半导体器件包括栅极图案（120），抗氧化膜（130）和间隔物。 栅极图案包括在基底上的多晶硅膜（122）和金属膜（124）。 抗氧化膜覆盖栅极图案的侧表面和上表面。 间隔物覆盖栅极图案侧的抗氧化膜。 抗氧化膜包括氧化硅膜，氮化硅膜或氮氧化硅膜中的至少一种。 金属膜包括钨。

公开(公告)号：KR100741467B1

公开(公告)日：2007-07-20

申请号：KR1020060065535

申请日：2006-07-12

Applicant: 삼성전자주식회사

Inventor： 손웅희 ,  최길현 ,  김병희 ,  이병학 ,  차태호 ,  박희숙 ,  박재화 ,  성금중

IPC: H01L21/336

Abstract: A method for fabricating a semiconductor device is provided to form a semiconductor device with a more reliable gate electrode without performing a gate poly oxidation process by reducing an electric field crowding phenomenon caused by a profile defect at the edge of a gate electrode. An oxide layer is formed on a semiconductor substrate(10). The oxide layer is patterned to form a first opening. A mask pattern(12) having a sidewall(12w) is formed which includes the first opening exposing the semiconductor substrate. An oxide control material is introduced into the exposed semiconductor substrate through the first opening to form an oxide control region(14). The sidewall of the mask pattern is etched to form a second opening(12h') larger than the size of the oxide control region. A gate insulation layer is formed in the second opening in the semiconductor substrate.

Abstract translation: 提供一种用于制造半导体器件的方法，以通过减少由栅电极边缘处的轮廓缺陷引起的电场拥挤现象而不执行栅多晶硅氧化工艺来形成具有更可靠栅电极的半导体器件。 在半导体衬底（10）上形成氧化物层。 氧化物层被图案化以形成第一开口。 形成具有侧壁（12w）的掩模图案（12），其包括暴露半导体衬底的第一开口。 通过第一开口将氧化物控制材料引入到暴露的半导体衬底中以形成氧化物控制区域（14）。 蚀刻掩模图案的侧壁以形成比氧化物控制区域的尺寸大的第二开口（12h'）。 在半导体衬底中的第二开口中形成栅极绝缘层。

公开(公告)号：KR100735520B1

公开(公告)日：2007-07-04

申请号：KR1020050088905

申请日：2005-09-23

Applicant: 삼성전자주식회사

Inventor： 이장희 ,  박재화 ,  박희숙 ,  김병희

IPC: H01L21/24 ,  H01L21/205

CPC classification number: H01L21/32053 ,  C23C16/42 ,  C23C16/4404 ,  H01L21/28061 ,  H01L29/517 ,  H01L29/6659

Abstract: 반도체 소자의 텅스텐 실리사이드막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 텅스텐 실리사이드막의 형성 방법은 텅스텐 소스가스(A)와 디클로로실란(B)을 유량비(A/B) 1/100 이하로 주입하여 CVD 공정챔버의 내부에 프리코팅막을 형성하는 단계, 프리코팅막이 형성된 상기 CVD 공정챔버 내에 반도체 기판을 로딩하는 단계 및 반도체 기판 상에 텅스텐 실리사이드막을 형성하는 단계를 포함한다.
텅스텐 실리사이드막, CVD 장치, 프리코팅막

公开(公告)号：KR100647482B1

公开(公告)日：2006-11-23

申请号：KR1020040074074

申请日：2004-09-16

Applicant: 삼성전자주식회사

Inventor： 윤선필 ,  이창원 ,  손웅희 ,  최길현 ,  유종렬 ,  임동찬 ,  박재화 ,  이병학 ,  박희숙

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  H01L21/82345 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11546

Abstract: 플래시 메모리 장치 및 그 제조 방법에 있어, 반도체 기판의 셀 영역 상에는 터널 산화막과 플로팅 게이트 및 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 유전막이 형성되어 있다. 상기 유전막 상에는 p형 불순물이 도핑된 폴리 실리콘막과 금속 물질로 이루어지는 도전막을 포함하는 콘트롤 게이트가 형성되어 있다. 반도체 기판의 주변 회로 영역 상에는 터널 산화막과 플로팅 게이트와 동일한 물질로 이루어지는 폴리 실리콘막 패턴 및 상기 도전막과 동일한 도전막 패턴이 형성되어 있다. 따라서, 불량의 발생없이 충분하게 간략한 공정을 수행하여도 커플링 비가 향상된다.

公开(公告)号：KR1020060022345A

公开(公告)日：2006-03-10

申请号：KR1020040071140

申请日：2004-09-07

Applicant: 삼성전자주식회사

Inventor： 윤선필 ,  최길현 ,  이창원 ,  이병학 ,  박희숙 ,  임동찬 ,  박재화 ,  손웅희 ,  유종렬

IPC: H01L21/335 ,  H01L21/336

CPC classification number: H01L21/28176 ,  H01L27/115 ,  H01L27/11521

Abstract: 게이트를 포함하는 반도체 장치의 제조 방법에서, 우선 기판 상에 예비 게이트 산화막을 형성한다. 상기 예비 게이트 산화막 표면에 산화제 확산 방지용 표면 처리 공정을 수행하여 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 폴리실리콘막 패턴 및 텅스텐막 패턴이 적층된 예비 게이트 구조물을 형성한다. 이어서, 상기 폴리실리콘막 패턴의 에지 부위가 둥글게 되도록 하면서 상기 텅스텐막의 표면 산화가 억제되도록 재산화 공정을 수행하여, 상기 폴리실리콘막 패턴 표면 및 게이트 산화막 상에 재산화막이 형성되어 있는 게이트 구조물을 형성한다. 상기 공정에 의하면, 게이트 전극에서 기판으로 누설 전류 발생을 감소시켜 반도체 장치의 특성을 향상시킬 수 있다.

Abstract translation: 在制造包括栅极的半导体器件的方法中，在衬底上形成初始栅极氧化物膜。 在初始栅极氧化物膜的表面上执行用于防止氧化剂扩散的表面处理步骤以形成栅极氧化物膜。 由此形成初始栅极结构，其中多晶硅膜图案和钨膜图案堆叠在栅极氧化物膜上。 形成在栅氧化膜然后，在通过执行再氧化工艺使多晶硅膜圆的图案的边缘部分中抑制该钨膜的表面氧化，以形成多晶硅膜图案表面和被栅极结构重新氧化膜 的。 根据上述过程，可以减小从栅电极到衬底的漏电流，并且可以改善半导体器件的特性。

公开(公告)号：KR1019920003617A

公开(公告)日：1992-02-29

申请号：KR1019900011612

申请日：1990-07-30

Applicant: 삼성전자주식회사

Inventor： 박재화

IPC: H02P5/00

Abstract: 내용 없음