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公开(公告)号：KR1019970051148A
公开(公告)日：1997-07-29
申请号：KR1019950051498
申请日：1995-12-18
Applicant: 삼성전자주식회사
IPC: G11C11/34
Abstract: 본 발명은 저전력 소모 비트 라인 감지 동작을 수행하는 반도체 메모리 장치로서, 각 분리 소자들은 두 서브 어레이 중 하나에 속하는 워드 라인이 선택될 때 비트 라인을 분리한다. 분리 제어 신호 발생 회로에 의해 제어되어 메모리 셀 어레이 내에 분리 소자를 추가함으로 인해 증가되는 서브 어레이의 면적은 비트 라인 감지 증폭기 영역에 비해 현저히 작으며, 워드 라인이 선택되고 셀에 있는 데이터가 비트 라인에 실려 비트 라인 감지 동작이 수행될 때, 분리된 비트 라인의 일측 서브 어레이의 기생 용량을 배제할 수 있게 된다. 이로써, 메모리 셀 어레이 내의 비트 라인을 Vss와 Vcc로 천이될 때의 전류 소모가 종래에 비해 1/4이 감소되는 효과를 얻는다.
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公开(公告)号：KR1019970024321A
公开(公告)日：1997-05-30
申请号：KR1019950037140
申请日：1995-10-25
Applicant: 삼성전자주식회사
IPC: H01L29/94 , H01L27/108
Abstract: 본 발명은 POCl
3 의 침적공정을 이용하여 캐패시터 면적을 증대시켜 충분한 캐패시턴스를 얻을 수 있는 반도체장치의 캐패시터 제조방법에 관한 것이다.
본 발명의 반도체장치의 캐패시터 제조방법은 반도체 기판으로 소정 도전형을 갖는 불순물을 이온주입하여 불순물 영역을 형성하는 공정과, 기판상에 제1절연막을 형성하는 공정과, 불순물 영역상부의 제1절연막을 식각하여 스토리지 노드용 콘택을 형성하는 공정과, 스토리지 노드 콘택을 통해 불순물 영역과 연결되는 스토리지 노드를 형성하는 공정과, POCl
3 침적공정을 이용하여 스토리지 노드에 다수의 필라를 형성하는 공정과, 다수개의 필라를 갖는 스토리지 노드의 표면상에 유전체 막을 형성하는 공정과, 유전체막상에 플레이트 전극을 형성하는 공정을 포함한다.-
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公开(公告)号：KR1019960008309B1
公开(公告)日：1996-06-24
申请号：KR1019920000095
申请日：1992-01-07
Applicant: 삼성전자주식회사
Inventor： 이재형
IPC: H01L27/10
Abstract: a p-substrate (21) which is biased first; a n-well (22) which is fabricated in the p-substrate (21) and is biased second; a first p-well (23) which is fabricated in the n-well (22) and is biased first or third; a second p-well (24) which is fabricated in the n-well (22) and is biased first; a MOS transistor which the first p-well (23) and the second p-well (24) are separated each other and are formed in the n-well (22).
Abstract translation: 首先偏置的p基板（21）; 在p基板（21）中制造并被偏置的第n阱（22）; 第一p阱（23），其制造在n阱（22）中并且被偏置为第一或第三; 第二p阱（24），其在n阱（22）中制造并被首先偏置; 第一p阱（23）和第二p阱（24）彼此分离并形成在n阱（22）中的MOS晶体管。
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Patent Agency Ranking
公开(公告)号：KR100086871B1
公开(公告)日：1995-07-15
申请号：KR1019910023944
申请日：1991-12-23
Applicant: 삼성전자주식회사
IPC: G11C11/407
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公开(公告)号：KR1019950002015B1
公开(公告)日：1995-03-08
申请号：KR1019910023944
申请日：1991-12-23
Applicant: 삼성전자주식회사
IPC: G11C11/407
CPC classification number: G11C11/4074 , G05F3/205 , G11C5/145
Abstract: The constant power generating circuit is constructed that a substrate voltage pumping circuit of a substrate voltage generating circuit and a boosting pumping circuit of a booster are commonly connected to one oscillator, and they are operated by the oscillating operation of the oscillator, thereby decreasing consumption current generated during standby state of the substrate voltage generating circuit and booster.
Abstract translation: 恒定功率发生电路的结构是，基板电压产生电路的基板电压泵浦电路和升压器的升压泵浦电路共同连接到一个振荡器，并且它们通过振荡器的振荡操作来操作，由此降低消耗电流 在基板电压产生电路和升压器的待机状态期间产生。
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公开(公告)号：KR1019930020847A
公开(公告)日：1993-10-20
申请号：KR1019920004658
申请日：1992-03-20
Applicant: 삼성전자주식회사
IPC: H03K19/00
Abstract: 본 발명은 기준전류 발생회로를 공개한다. 그 회로는 제1전압과 제2전압 사이에 연결되어 일정전압을 제공하기 위한 전압 공급 수단과 일정전압과 제2전압 사이에 연결된 제1MOS 트랜지스터와 제1전압과 제2전압사이에 연결된 제1MOS다이오우드수단과 상기 일정전압에 의해서 온되고 상기 MOS저항수단을 통한 전압에 의해서 상기 제1MOS 트랜지스터를 온하기 위한 제2MOS트랜지스터와 상기 제2MOS트랜지스터와 상기 제2전압사이에 연결된 저항수단과 제2MOS다이오드수단을 구비하여 상기 제1MOS 트랜지스터의 스레쉬홀드 전압에서 상기 제2MOS다이오우드수단의 스레쉬홀드 전압을 뺀값을 상기 저항수단의 저항값으로 나눈 일정전류를 출력한다. 따라서, 온도 및 공정 변화에 둔감한 기준 전류를 출력할수 있게된다.
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