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公开(公告)号：KR1019980015537A
公开(公告)日：1998-05-25
申请号：KR1019960034906
申请日：1996-08-22
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 반도체 기판상에 활성화영역을 구분하기 위한 필드산화막과, 상기 활성화영역에 게이트산화막에 의해 이격되어 형성되고 소오스 또는 드레인 정션영역을 가지는 모오스 트랜지스터와, 상기 정션영역과 상기 필드산화막 상에 형성된 도전층과의 전류경로를 형성하기 위한 콘택홀을 가지는 반도체 메모리 장치에 있어서, 접촉저항을 최소화하기 위하여, 상기 콘택홀내의 상기 정션영역의 중심 상에 도핑된 폴리실리콘층과 그 폴리실리콘층상에 실리사이드층을 가지고, 상기 콘택홀내의 상기 정션영역의 가장자리상에는 차례로 적층된 폴리실리콘층, 실리사이드층, 폴리실리콘층, 실리사이드층을 적어도 하나 가진다.
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公开(公告)号：KR1019970024224A
公开(公告)日：1997-05-30
申请号：KR1019950034933
申请日：1995-10-11
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 전원(Vcc Line)과 인접한 폴리부하저항 및 스토리지노드(Storage Node)와 인접한 폴리부하저항으로 이루어지는 폴리부하저항을 갖는 반도체장치의 SRAM 셀과 그 제조방법이 포함되어 있다.
본 발명은 불순물이 주입되는 전원(Vcc Line)과 인접한 폴리부하저항 영역, 즉 로드소스(Load Source) 영역에서만 불순물이 확산(Out diffusion)되고, 스토리지노드(Storage Node)와 인접한 폴리부하저항 영역, 즉 로드드레인(Load Drain) 영역에서는 확산이 되지 않거나 또는 확산이 적게되어 폴리부하저항의 유효길이(Effective Length)가 줄어드는 것을 방지할 수 있고, 소비전류를 감소시킬 수 있다.-
公开(公告)号：KR1019960043115A
公开(公告)日：1996-12-23
申请号：KR1019950011619
申请日：1995-05-11
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 낮은 접촉 저항의 폴리사이드(polycide) 배선 구조를 가지는 반도체장치 및 그 제조방법에 관하여 개시한다. 본 발명은 상기 접촉창을 통하여 p형 및 n형의 하부 도전층 패턴을 직접 전기적으로 연결하는 상부 도전층 패턴을 포함하는 반도체장치에 있어서, 상기 상부 도전층 패턴은 불순물을 포함하는 제1 다결정 실리콘막 패턴, 상기 제1 다결정 실리콘막 패턴위에 형성된 비정질 실리콘막 패턴, 상기 비정질 실리콘막 패턴 위에 형성된 실리사이드막 패턴, 및 상기 실리사이드막패턴 위에 형성된 불순물을 포함하는 제2 다결정 실리콘막 패턴이 차례로 적층된 것을 특징으로 한다. 본 발명에 의하면,상기 제1 다결정 실리콘막과 상기 텅스텐 실리사이드막 사이에 비정질 실리콘막을 삽입하여, 불순물의 확산 통로를 줄여서 후속 열처리 공정시 상기 제1 다결정 실리콘막에서 그레인 경계를 통한 불순물의 확산을 억제하여 낮은 접촉 저항을 얻는다.
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公开(公告)号：KR1019950011648B1
公开(公告)日：1995-10-07
申请号：KR1019920004178
申请日：1992-03-13
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: The semiconductor memory comprises a first memory cell which has first and second active regions formed on its upper side and lower side, resp.; first and second word lines which are vertically extended to the adjacent memory cells on the right and left sides of the memory cell; first and second driving transistor gates formed in the memory cell for each of the first and second memory word lines; a first power line inter connecting the second active region with the first active region; second and third power lines arranged in parallel to the word lines and the gates of the driving transistors; a first node connected to the second power line and a second node connected to the third power line; a third node connected to the first node and formed in intersection with the nodes and a fourth node connected transversely to the second node; and first and second bit lines arranged in the upper and lower sides of the memory cells, respectively.
Abstract translation: 半导体存储器包括：第一存储单元，其具有形成在其上侧和下侧的第一和第二有源区; 第一和第二字线垂直延伸到存储单元的右侧和左侧的相邻存储单元; 形成在第一和第二存储器字线中的每一个的存储单元中的第一和第二驱动晶体管栅极; 将所述第二有源区域与所述第一有源区域连接的第一电力线; 与驱动晶体管的字线和栅极平行布置的第二和第三电源线; 连接到第二电力线的第一节点和连接到第三电力线的第二节点; 连接到第一节点并与节点交叉形成的第三节点和横向于第二节点连接的第四节点; 以及分别布置在存储器单元的上侧和下侧的第一和第二位线。
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Patent Agency Ranking
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公开(公告)号：KR1019940003050A
公开(公告)日：1994-02-19
申请号：KR1019920013857
申请日：1992-07-31
Applicant: 삼성전자주식회사
IPC: H01L27/11
Abstract: 본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 그 게이트는 제1의 워드라인과 접속하고, 그 드레인(혹은 소오스)은 제1의 비트라인과 접속하는 제1의 전송트랜지스터; 그 게이트는 제2의 워드라인과 접속하고, 그 드레인 (혹은 소오스)은 제2의 비트라인과 급속하는 제2의 전송트랜지스터; 상기 제1의 전송트랜지스터의 소오스 (혹은 드레인)와그 드레인이 접속하고, 그 소오스는 제1의 일정전원선과 연결되며, 그 게이트는 상기 제2의 전송 트랜지스터의 소오스(혹은 드레인)와 접속하는 제1의 구동트랜지스터; 상기 제2의 전송트랜지스트터의 소오스 (혹은 드레인)와 그 드레인이 접속하고, 그 소오스는 상기 제1의 일정전원선과 연결되며, 그 게이트는 상기 제1의 전송트랜지스터의 소오스(혹은 드레인)와 접속하는 제2의 구동트랜지스터; 그 드레인은 상기 제1의 구동트랜지스터의 드레인과 접속하고, 그 소오스는 제2의 일정전원선과 접속하며, 그 게이트는 상기 제1의 구동트랜지스터의 게이트 및 상기 제2의 전송트랜지스터의 소오스 (후은 드레 인)와 접속하는 제1의 박막트랜지스터; 그 드레인은 상기 제2의 구동트랜지스터의 드레인과 접속하고, 그 소오스는 상기제2의 일정전원선과 접속하며, 그 게이트는 상기 제2의 구동트랜지스터의 게이트 및 상기 제1의 전송트랜지스터의 소오스(흑은 드레인)와 접속하는 제2의 박막트랜지스터로 구성되는 메모리셀에 있어서, 제1의 비트라인을 상기 제1의 전송트랜지스터의 드레인(혹은 소오스)에 접속시키기 위한 중간층인 비트라인 접촉을 위한 제1의 캐드를 상기 제1의 박막트랜지스터의 채널영역 하부까지 확장하여 형성하고, 제2의 비트라인을 상기 제2의 전송트랜지스터의 드레인 (혹은 소오스)에 접속시키기 위한 중간층인 비트라인 접촉을 위한 제2의 패드를 상기 제2의 박막트랜지스터의 채널영역 하부가지 확장하여 형성한 것을 특징으로 하는 반도체 메모리장치 및 그 제조방법을 제공 한다. 따라서 고속화, 고집적화, 셀안정화 및 저소비전류화를 요구하는 4Mb SRAM 및 그 이상급 SRAM에 용이하게 적용할수 있다.
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公开(公告)号：KR1019930008515A
公开(公告)日：1993-05-21
申请号：KR1019910019091
申请日：1991-10-29
Applicant: 삼성전자주식회사
IPC: G03F7/00
Abstract: 본 발명은 반도체 메모리장치의 제조방법에 관한 것으로 특히, 반도체 메모리장치의 자기정합 콘택홀 형성방법은 통상의 제조공정에 의해 소자영역이 한정된 실리콘기판 위에 게이트산화막, 게이트전극층, 게이트절연막 및 식각저지층을 순차로 적층침적한 후 형성시킨 게이트전극패턴들과 활성영역들이 구비된 소자위에 전극층간의 절연을 위한 층간절연층을 한정시키는 공정; 이어서 감광막을 도포하여 자기정합 콘택홀영역을 개구시키는 포토리소그라피 공정; 상기 감광막 패턴을 이용하여 활성영역이 노출될때까지 식각시키는 공정으로 이루어진 것을 특징으로 한다. 따라서 식각저지층을 추가시킴으로씨 자기정합에 의한 콘택홀 형성시 상기 식각저지층에 의해 하부전극패턴을 보호하여 하부전극측의 노출을 저지하므로 도전접속을 하기 위한 콘택금속과 하부전극층간의 단락을 방지하고, 나아가 반도체 메모리장치의 신뢰성 및 수율을 크게 향상시킬 수 있다.
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