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公开(公告)号：KR100151039B1
公开(公告)日：1998-12-01
申请号：KR1019950011619
申请日：1995-05-11
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 낮은 접촉 저항의 폴리사이드(polycide) 배선 구조를 가지는 반도체장치 및 그 제조방법에 관하여 개시한다. 본 발명은 상기 접촉창을 통하여 p형 및 n형의 하부 도전층 패턴을 직접 전기적으로 연결하는 상부 도전층 패턴을 포함하는 반도체 장치에 있어서, 상기 상부 도전층 패턴은 불순물을 포함하는 제1 다결정 실리콘막 패턴, 상기 제1 다결정 실리콘막 패턴 위에 형성된 비정질 실리콘막 패턴, 상기 비정질 실리콘막 패턴 위에 형성된 실리사이드막 패턴, 및 상기 실리사이드막 패턴 위에 형성된 불순물을 포함하는 제2 다결정 실리콘막 패턴이 차례로 적층된 것을 특징으로 한다. 본 발명에 의하면, 상기 제1 다결정 실리콘막과 상기 텅스텐 실리사이드막 사이에 비정질 실리콘막을 삽입하여, 불순물의 확산 통로를 줄여서 후속 열처리 공정시 상기 제1 다결정 실리콘막에서 그레인 경계를 통한 불순물의 확산을 억제하여 낮은 접촉 저항을 얻는다.
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公开(公告)号：KR1019970008617A
公开(公告)日：1997-02-24
申请号：KR1019950023173
申请日：1995-07-31
Applicant: 삼성전자주식회사
Inventor： 장형순
IPC: H01L27/11
Abstract: 스태틱램의 레이아웃에 관한 것으로, 기존의 로드폴리는 “1”자 형태로 고집적시 필요한 폴리로스 스퀘어수를 확보하기 어려웠으나, 본발명은 동일한 크기의 고저항부하 스태틱램셀에서 “1”형태의 로드폴리를 “L”자 형태로 구부려서 부하저항을 증대시킬 수 있고, 모든 레이아웃이 대칭적으로 배치되어 있어 드라이버트랜지스터특성의 불일치로 발생되는 스태틱램셀 동작시 문제점들을 해결할 수 있다.
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公开(公告)号：KR1020150008680A
公开(公告)日：2015-01-23
申请号：KR1020130082936
申请日：2013-07-15
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7848 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L21/823842 , H01L21/823871 , H01L27/0207 , H01L27/092 , H01L27/0922 , H01L27/0924 , H01L29/0642 , H01L29/0649 , H01L29/0653 , H01L29/161 , H01L29/165 , H01L29/20 , H01L29/42364 , H01L29/42372 , H01L29/42376 , H01L29/495 , H01L29/4966 , H01L29/4983 , H01L29/51 , H01L29/513 , H01L29/517 , H01L29/42356 , H01L29/4238 , H01L29/66712 , H01L29/7802
Abstract: The present invention relates to a semiconductor device capable of improving the threshold voltage of a transistor. The semiconductor device includes: a substrate which includes a first active region, a second active region, and a field region directly touched between the first active region and the second active region; and a gate structure which crosses the first active region, the second active region, and the field region, on the substrate. The gate structure includes a p-type metal gate electrode and an n-type metal gate electrode to directly connect with each other. The p-type metal gate electrode is formed on the first active region. The n-type metal gate electrode is formed on the second active region. The contact surface of the p-type metal gate electrode and the n-type metal gate electrode is closer to the first active region than the second active region.
Abstract translation: 本发明涉及能够提高晶体管的阈值电压的半导体器件。 半导体器件包括：衬底，其包括第一有源区，第二有源区和直接接触在第一有源区和第二有源区之间的场区; 以及在衬底上穿过第一有源区，第二有源区和场区的栅极结构。 栅极结构包括直接连接的p型金属栅电极和n型金属栅电极。 p型金属栅电极形成在第一有源区上。 n型金属栅电极形成在第二有源区上。 p型金属栅电极和n型金属栅电极的接触表面比第二有源区更靠近第一有源区。
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公开(公告)号：KR1020050059626A
公开(公告)日：2005-06-21
申请号：KR1020030091328
申请日：2003-12-15
Applicant: 삼성전자주식회사
Inventor： 장형순
IPC: H01L21/82
Abstract: 퓨즈용 도전층 상의 층간절연막의 두께를 적절하게 조절할 수 있고 층간절연막간의 계면을 보호할 수 있는 리던던시 셀을 포함한 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은 퓨즈용 도전층 상부에 소정 깊이 리세스된 적어도 1층 이상의 층간절연막의 내부 및 상부면에 도전라인이 형성된다. 리세스된 다층의 층간절연막 및 도전라인의 측면을 덮는 식각정지막/보호막의 적층막을 포함한다.
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公开(公告)号：KR1020040009251A
公开(公告)日：2004-01-31
申请号：KR1020020043125
申请日：2002-07-23
Applicant: 삼성전자주식회사
IPC: H01L21/762
Abstract: PURPOSE: A method for fabricating a transistor of a semiconductor device is provided to increase the width of a gate electrode of the transistor so that leakage current is reduced and the influence upon a current driving capability is minimized, by increasing the edge of an active region for forming a conductive layer of the transistor. CONSTITUTION: A mask layer is formed on a semiconductor substrate. A trench is formed in the substrate by using the mask layer as a pattern. An isolation layer is formed in the trench to divide the semiconductor substrate in such a way that a region having the isolation layer is defined as an isolation region(A) and a region not having the isolation layer is defined as an active region. An insulation layer is formed in the isolation region. A gate conductive layer is formed on a portion of the isolation region with no insulation layer and on the active region to form a gate electrode. A source/drain(S,D) is formed on the active region to form a transistor. Contacts are formed which expose the source/drain and the gate electrode. Contact pads(26) are formed in the respective contacts.
Abstract translation: 目的：提供一种用于制造半导体器件的晶体管的方法，以增加晶体管的栅电极的宽度，从而通过增加有源区的边缘来减小泄漏电流并且对电流驱动能力的影响最小化 用于形成晶体管的导电层。 构成：在半导体衬底上形成掩模层。 通过使用掩模层作为图案在衬底中形成沟槽。 在沟槽中形成隔离层以将具有隔离层的区域定义为隔离区域（A）并且将不具有隔离层的区域定义为有源区域的方式分隔半导体衬底。 绝缘层形成在隔离区域中。 在绝缘层的隔离区域的一部分上形成栅极导电层，并在有源区上形成栅电极。 源极/漏极（S，D）形成在有源区上以形成晶体管。 形成暴露源极/漏极和栅电极的触点。 接触焊盘（26）形成在各个触点中。
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Patent Agency Ranking
公开(公告)号：KR1019980005670A
公开(公告)日：1998-03-30
申请号：KR1019960020451
申请日：1996-06-08
Applicant: 삼성전자주식회사
Inventor： 장형순
IPC: H01L21/288
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公开(公告)号：KR1020150105056A
公开(公告)日：2015-09-16
申请号：KR1020140027239
申请日：2014-03-07
Applicant: 삼성전자주식회사
IPC: G01R31/26
CPC classification number: G11C5/06 , G11C5/02 , G11C5/025 , G11C8/14 , G11C29/1201 , G11C29/48 , G11C2029/5602
Abstract: 테스트 회로 어레이를 포함하는 반도체 장치에 관한 것이다. 반도체 장치는 테스트 회로 어레이 영역과, 상기 테스트 회로 어레이 영역 둘레의 패드 영역을 포함하는 반도체 기판, 상기 테스트 회로 어레이 영역의 상기 반도체 기판 상에 서로 수직하는 제 1 방향 및 제 2 방향을 따라 배열된 트랜지스터들, 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 소스 전극들과 전기적으로 연결되는 소스 라인들, 및 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 드레인 전극들과 전기적으로 연결되는 드레인 라인들을 포함하되, 상기 소스 라인들 및 상기 드레인 라인들 각각은, 제 1 폭을 가지며 상기 테스트 회로 어레이 영역에 배치되는 배선부와 상기 제 1 폭보다 큰 제 2 폭을 가지며 상기 패드 영역에 배치되는 패드부를 포함하되, 서로 인접한 상기 패드부들은 상기 테스트 회로 어레이 영역으로부터의 거리가 � ��로 다른 위치들에 배치되는 반도체 장치.
Abstract translation: 本发明涉及包括测试电路阵列的半导体器件。 半导体器件包括：半导体衬底，其包括测试电路阵列区域和测试电路阵列区域周围的焊盘区域; 在与第一方向垂直的第一方向和第二方向上配置在测试电路阵列区域的半导体衬底上的晶体管; 源极线，其在第一方向上延伸，并且电连接到晶体管的源极; 以及在第一方向上延伸并与晶体管的漏极电连接的漏极线。 源极线和漏极线各自包括具有第一宽度的布线部，并且布置在测试电路阵列区域上; 以及具有比第一宽度宽的第二宽度的焊盘部，并且布置在焊盘区域上。 相邻的焊盘部分被布置在与测试电路阵列区域不同的位置。
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公开(公告)号：KR1020010002746A
公开(公告)日：2001-01-15
申请号：KR1019990022703
申请日：1999-06-17
Applicant: 삼성전자주식회사
Inventor： 장형순
IPC: H01L21/76
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are to prevent from degrading of a function of a trench isolation layer by an oxide recess thus to improve a reliance of a semiconductor device. CONSTITUTION: A manufacturing method comprises the steps of: forming an etching protecting pattern which is formed by serially depositing a pad oxide layer and a hard mask layer on an active region of a semiconductor substrate(30); forming a trench(38) for isolation of the device on a field region of the semiconductor substrate by an isotropic etching using the etching protection pattern; depositing an isolation substance to fill the trench; forming a trench isolation layer(40) flattened by chemical mechanical polishing the isolation substance until the etching protection pattern being exposed; removing the etching protection pattern; and selectively performing epitaxial growth a silicon layer(42) to fill an oxide recess.
Abstract translation: 目的：半导体器件及其制造方法是防止由氧化物凹槽导致的沟槽隔离层的功能降低，从而提高半导体器件的依赖性。 构成：制造方法包括以下步骤：形成通过在半导体衬底（30）的有源区上串联沉积衬垫氧化物层和硬掩模层而形成的蚀刻保护图案; 通过使用所述蚀刻保护图案的各向同性蚀刻形成沟槽（38），用于在所述半导体衬底的场区域上隔离所述器件; 沉积隔离物质以填充沟槽; 形成沟槽隔离层（40），其通过化学机械抛光所述隔离物质而平坦化，直到所述蚀刻保护图案被暴露为止; 去除蚀刻保护图案; 以及选择性地执行外延生长硅层（42）以填充氧化物凹部。
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公开(公告)号：KR1019990074905A
公开(公告)日：1999-10-05
申请号：KR1019980008801
申请日：1998-03-16
Applicant: 삼성전자주식회사
Inventor： 장형순
IPC: H01L27/11
Abstract: TFT 트랜지스터의 게이트 길이 및 오프셋 영역의 사이즈, 즉 길이방향으로의 셀 사이즈를 감소시킬 수 있는 에스램 셀을 개시한다. 이 에스램 셀은, 각각 대각선 방향으로 대칭을 이루며 횡방향으로 배치되는 제1 전송트랜지스터와 제2 전송트랜지스터 및 상기 제1 전송트랜지스터와 상기 제2 전송 트랜지스터 사이에 종방향으로 소정의 길이을 갖고 배치되되 제1 도전층으로 형성되는 제1 구동 트랜지스터의 게이트 전극과 제2 구동 트랜지스터의 게이트 전극을 구비하는 에스램 셀에 있어서, 각각 제2 도전층으로 형성되며, 대각선 방향으로 대칭을 이루고, 상기 제1 전송트랜지스터와 상기 제2 전송 트랜지스터 사이에 상기 제1 및 제2 구동 트랜지스터의 게이트 전극과 동일한 종방향으로 소정의 길이를 갖고 연장되는 제1 및 제2 TFT 트랜지스터의 게이트 전극과, 횡방향으로 연장되는 V
cc 영역과, 상기 V
cc 영역영역으로부터 직각방향으로 소정의 길이만큼 연장되되 상기 TFT 트랜지스터� �� 게이트 전극 상에 배치되는 채널 영역과, 상기 채널 영역으로부터 직각방향으로 소정의 길이만큼 연장되는 오프셋 영역 및 상기 오프셋 영역으로부터 상기 오프셋 영역 방양과 동일한 방향으로 연장되는 스토리지 노드 영역을 구비하되, 각각 제3 도전층으로 형성되며 대각선 방향으로 대칭을 이루는 제1 및 제2 채널을 구비한다.
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