-
公开(公告)号：KR100155853B1
公开(公告)日：1998-12-01
申请号：KR1019950021385
申请日：1995-07-20
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 반도체 장치의 티타늄(Ti) 폴리사이드 게이트 형성 방법을 개시한다. 반도체기판상에 산화공정을 실시하여 게이트산화막을 형성한 다음, 그 위에 폴리실리콘막, 티타늄 실리사이드막, 질화막(SiN) 및 산화막을 차례로 증착한 단계; 상기 질화막 및 산호막을 사진 식각 공정으로 패터닝 하는 단계;상기 질화막과 산화막을 마스크로 하여 티타늄 실리사이드를 패터닝하는 단계;상기 패터닝 된 티타늄 실리사이드의 측면에 질화층(TiN)을 형성시키는 단계;상기 질화층은 NH₃또는 N₂를 이용하여 플라즈마 공정 및 고속질화법(Rapid Thermal Nitridation:RTN)중 어느하나로 형성시키는 것이 바람직하다. 상기 결과물 상에 상기 질화막 과 산화막을 마스크로 하여 폴리 실리콘을 패터닝하여 티타늄 폴리 사이드 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다. 본 발명에 의하면, 상기 폴리 실리콘을 패터닝할때, 상기 티타늄 실리사이드 측면은 질화법에 의해 형성된 질화층(TiN)에 의해 코팅되어 있어 폴리 실리콘 식각시, 손상(attack)되지않고 보호되어 지는 효과를 얻을 수 있다.
-
公开(公告)号：KR1019980012610A
公开(公告)日：1998-04-30
申请号：KR1019960029879
申请日：1996-07-23
Applicant: 삼성전자주식회사
Inventor： 하정민
IPC: H01L29/739
-
公开(公告)号：KR1019980012518A
公开(公告)日：1998-04-30
申请号：KR1019960031126
申请日：1996-07-29
Applicant: 삼성전자주식회사
Inventor： 하정민
IPC: H01L27/108
-
-
Patent Agency Ranking
公开(公告)号：KR1019970052931A
公开(公告)日：1997-07-29
申请号：KR1019950048327
申请日：1995-12-11
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: 매끄러운 표면을 갖는 텅스텐 질화박막을 이용한 반도체 장치의 제조방법에 관하여 개시한다. 본 발명은 기판의 전면에 플라즈마 처리를 실시하는 단계와, 상기 플라즈마 처리된 기판의 전면에 텅스텐 질화박막을 중착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다. 본 발명에 의하면, 플라즈마 처리에 의하여 표면이 매끄러운 텅스텐 질화박막을 형성함으로써 상기 텅스텐 질화박막 상에 형성되는 금속 배선층의 단차도포성을 개선하여 신뢰성 있는 반도체 장치를 제조할 수 있다.
-
公开(公告)号：KR1019970018561A
公开(公告)日：1997-04-30
申请号：KR1019950030680
申请日：1995-09-19
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 신규한 반도체장치의 커패시터 형성방법에 개시되어 있다. 반도체기판 상에 콘택홀을 갖는 절연막을 형성한 후, 상기 콘택홀을 형성한다. 상기 도전막을 패터닝하여 커패시터의 스토리지 노드를 형성한 후, 상기 스토리지 노드 상에, 고융점 금속 화합물로 이루어진 커패시터의 하부전극을 선택적으로 성장시킨다. 상기 하부전극이 형성된 결과물 상에 커패시터의 유전막과 상부전극을 차례로 형성한다. 추가적인 사진식각 공정없이 커패시터의 노드들 사이의 절연이 자연적으로 이루어진다.
-
公开(公告)号：KR1019940011737B1
公开(公告)日：1994-12-23
申请号：KR1019910023383
申请日：1991-12-18
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: The method includes the steps of forming an insulating layer (2) to be thinner than a half of the metallic wiring film width (W) in thickness on the lower layer (1), patterning the layer (2) to form a metallic wiring pattern, forming a metallic layer (3) to pattern the metallic layer (3), until the patterned film (2') is exposed, to form a metallic wiring film (3'), and forming a second insulating film (4). The method improves the insulating characteristic and planarization.
Abstract translation: 该方法包括以下步骤：在下层（1）上形成厚度比金属布线膜宽度（W）的一半更薄的绝缘层（2），图案化层（2）以形成金属布线图案 形成金属层（3），以对金属层（3）进行图案化，直到图案化膜（2'）露出为止，形成金属布线膜（3'），形成第2绝缘膜（4）。 该方法提高了绝缘特性和平坦化。
-
公开(公告)号：KR100077719B1
公开(公告)日：1994-09-27
申请号：KR1019910015377
申请日：1991-09-03
Applicant: 삼성전자주식회사
IPC: H01L21/465
-
公开(公告)号：KR1019930017112A
公开(公告)日：1993-08-30
申请号：KR1019920000210
申请日：1992-01-09
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: 본 발명은 반도체 장치의 금속배선층위에 보호막인 실리콘 나이트 라이드막을 형성시켜주는 방법에 관한 것으로, 고주파수가 인가된 제 1전극과 저주파수가 인가된 제2전극과의 사이에서 플라즈마를 형성시켜 제2전극측에 놓인 반도체기판상의 알루미늄 배선층상에 실리콘 나이트 라이드막을 소정의 두께로 증착시키는 반도체장치의 보호막 형성방법에 있어서, 상기 제1전극에 공급되는 전력에 대하여 제2전극에 공급되는 전력의 비를 70%이상이 되게 하는 것을 특징으로 한다.
따라서 본 발명에 의하면, 형성된 실리콘 나이트 라이드막은 후속의 열처리시 내크랙성이 우수한 보호막으로 된다.
-
-
-
-
-
-
-
-
Search Results
89
records
(took 0.021 seconds)
