公开(公告)号：KR1020030094497A

公开(公告)日：2003-12-12

申请号：KR1020020039425

申请日：2002-07-08

Applicant: 삼성전자주식회사

Inventor： 강성택 ,  한정욱 ,  김성균 ,  유현기

IPC: H01L21/8247

CPC classification number: H01L21/28185 ,  G11C16/0466 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/28211 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66833 ,  H01L29/792

Abstract: PURPOSE: A non-volatile memory cell having an SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) gate structure and a manufacturing method thereof are provided to be capable of improving programming and erasing speed, reducing operation voltage, and intensifying the endurance of the memory cell. CONSTITUTION: A non-volatile memory cell(110) having an SONOS gate structure, is provided with a substrate(60) including a source and drain region(70,50), a tunneling layer(10) located at the first predetermined upper portion of the substrate, an electric charge trap layer(20) formed at the upper portion of the tunneling layer, a shielding layer(30) formed at the upper portion of the electric charge trap layer, a gate isolating layer(90) formed at the second predetermined upper portion of the substrate, and a gate(40) formed at the upper portion of the resultant structure.

Abstract translation: 目的：提供具有SONOS（硅氧化物 - 氮化物 - 氧化物 - 硅）栅极结构的非易失性存储单元及其制造方法，其能够改善编程和擦除速度，降低工作电压并增强耐久性 存储单元。 构成：具有SONOS栅极结构的非易失性存储单元（110）设置有包括源区和漏区（70,50）的衬底（60），位于第一预定上部的隧道层（10） 形成在隧道层上部的电荷阱层（20），形成在电荷陷阱层上部的屏蔽层（30），形成在栅极隔离层（90）上的栅极隔离层 基板的第二预定上部，以及形成在所得结构的上部的栅极（40）。

公开(公告)号：KR1020030060139A

公开(公告)日：2003-07-16

申请号：KR1020020000674

申请日：2002-01-07

Applicant: 삼성전자주식회사

Inventor： 유현기 ,  한정욱

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC classification number: H01L27/11521 ,  G11C16/0433 ,  H01L27/115 ,  H01L27/11524

Abstract: PURPOSE: A split gate type non-volatile memory device and a method for manufacturing the same are provided to be capable of preventing the generation of reverse tunneling at non-select memory cells connected with a word line located near a selected memory cell by improving the structure of the device. CONSTITUTION: A non-volatile memory device is provided with a floating gate(204a) and a select gate(SL) located and spaced apart from each other on a semiconductor substrate(200), a control gate(WL) formed for partially covering the lateral portion and the upper portion of the floating gate, a tunnel oxide layer located between the control gate and the floating gate, a drain region(218d) located near the control gate in the semiconductor substrate, a cell source region(218s) located between the floating gate and the select gate in the semiconductor substrate, and a common source region(CSL) located between the select gate electrodes.

Abstract translation: 目的：提供一种分离式门型非易失性存储器件及其制造方法，以能够防止在位于选定存储单元附近的字线连接的非选择存储单元处产生反向隧穿 设备结构。 构造：非易失性存储器件在半导体衬底（200）上设置有彼此位于并间隔开的浮动栅极（204a）和选择栅极（SL），形成用于部分地覆盖 横向部分和浮动栅极的上部，位于控制栅极和浮置栅极之间的隧道氧化物层，位于半导体衬底中的控制栅极附近的漏极区域（218d），位于半导体衬底之间的电池源区域（218s） 半导体衬底中的浮置栅极和选择栅极，以及位于选择栅极之间的公共源极区域（CSL）。

公开(公告)号：KR1020030037574A

公开(公告)日：2003-05-14

申请号：KR1020010068823

申请日：2001-11-06

Applicant: 삼성전자주식회사

Inventor： 강성택 ,  한정욱

IPC: H01L21/8246

Abstract: PURPOSE: A gate pattern of a nonvolatile memory device and forming method thereof are provided to be capable of minimizing the electric field convergence of a floating gate electrode by roundly forming the upper corner of the floating gate electrode. CONSTITUTION: An isolation layer pattern(110) is formed on the predetermined portion of a semiconductor substrate(100) for defining an active region. A gate oxide layer(120) is formed on the active region. A gate interlayer dielectric pattern(160) and a control electrode(170) are sequentially formed across the isolation layer pattern(110) and the gate oxide layer(120). A floating gate electrode(135) is located between the gate interlayer dielectric pattern(160) and the gate oxide layer(120). At this time, the upper corner of the floating gate electrode(135) is roundly formed.

Abstract translation: 目的：提供非易失性存储器件的栅极图案及其形成方法，其能够通过圆形地形成浮置栅电极的上角来最小化浮栅电极的电场会聚。 构成：在用于限定有源区的半导体衬底（100）的预定部分上形成隔离层图案（110）。 在有源区上形成栅极氧化物层（120）。 在隔离层图案（110）和栅极氧化物层（120）之间依次形成栅极层间介质图案（160）和控制电极（170）。 浮栅电极（135）位于栅极层间电介质图案（160）和栅极氧化物层（120）之间。 此时，浮栅电极（135）的上角圆形地形成。

公开(公告)号：KR100219535B1

公开(公告)日：1999-09-01

申请号：KR1019970002978

申请日：1997-01-31

Applicant: 삼성전자주식회사

Inventor： 한정욱 ,  박원호

IPC: H01L21/8247

Abstract: FLOTOX(Floating gate tunneling oxide) EEPROM(Electrically erasable programmable read only memory)의 전류 구동 능력 및 집적도를 향상할 수 있는 비휘발성 반도체 메모리장치 및 그 제조방법에 관하여 개시하고 있다. 이를 위하여 본 발명은, 제1 도전막과 층간절연막 및 제2 도전막을 사용하여 형성된 선택 트랜지스터와 메모리 트랜지스터가 하나의 셀로 구성되는 비휘발성 반도체 메모리장치에 있어서, 상기 제1 도전막은 활성영역에서는 서로 연결되어 있지 않고, 상기 제2 도전막은 상기 선택 트랜지스터의 게이트 및 메모리 트랜지스터의 컨트롤게이트로 사용되며 하나의 패턴으로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리장치를 제공한다. 따라서, FLOTOX형 메모리 셀을 갖는 불휘발성 반도체 메모리에서 전류의 구동 능력 저하를 방지하고, 선택 트랜지스터와 메모리 트랜지스터를 동시에 한 패턴으로 형성하여서 집적도를 향상시킬 수 있는 불휘발성 반도체 메모리 및 그 제조방법을 구현할 수 있다.

公开(公告)号：KR1019990018614A

公开(公告)日：1999-03-15

申请号：KR1019970041803

申请日：1997-08-28

Applicant: 삼성전자주식회사

Inventor： 김진우 ,  한정욱

IPC: H01L27/10 ,  H01L27/115

Abstract: 본 발명은 저전압용 비휘발성 메모리 장치에 관한 것으로서, 특히 커패시터 영역에 대응하는 소자 분리영역 상부의 제 1 도전층 측벽에 상기 제 1 도전층과 동일한 막질로 형성된 스페이서와, 상기 스페이서와 제 1 도전층 하부의 소자 분리영역 내에 형성된 반타원형 홈을 포함하면서 상기 결과물 전면에 형성된 절연막 및 상기 홈을 채우면서 상기 절연막 상부면에 형성된 제 2 도전층으로 이루어진 커패시터를 구비하는 것을 특징으로 한다. 따라서, 본 발명은 대용량의 커패시턴스를 확보할 수 있기 때문에 상기 장치에 공급되는 전압 크기를 저전압으로 낮출 수 있다.

公开(公告)号：KR1019970054240A

公开(公告)日：1997-07-31

申请号：KR1019950062181

申请日：1995-12-28

Applicant: 삼성전자주식회사

Inventor： 한정욱 ,  박원호

IPC: H01L27/115

Abstract: 본 발명은 전기적으로 소거 및 프로그램이 가능한 반도체 기억장치 및 그 제조방법에 관한 것으로서, 특히 두 개의 다결정 실리콘 게이트를 가진 MOS트랜지스터로 구성된 FLOTOX(Floating-gate Tunneling Oxide)트랜지스터형 반도체 기억장치 및 그 제조방법에 관한 것이다. 이를 위한 본 발명은, 선택 트랜지스터와 FLOTOX 트랜지스터를 포함하여 구성되는 불휘발성 반도체 기억장치에 있어서, 상기 FLOTOX 트랜지스터의 활성 영역이 세로방향 영역부와 상기 세로방향 영역부에서 돌출분기된 가로방향 영역부로 이루어져 있으며, 상기 가로방향 영역부에서 터널산화막 영역과 채널 영역이 연결되며, 터널 윈도우영역이 상기 활성 영역 및 소정의 필드 영역에 걸쳐 형성되며, 상기 FLOTOX 트랜지스터의 게이트 영역이 상기 세로방향 영역부와 가로방향 영역부의 소정 일부분 및 상기 터널 윈도우영역의 전부를 둘러싸고 있는 것을 특징으로 한다. 이로써, 본 발명은, FLOTOX 트랜지스터의 활성 영역에 상기 FLOTOX 트랜지스터의 터널 윈도우 영역과 채널 영역이 나란히 형성되는 보조활성 영역, 즉 가로방향의 활성 영역을 부가함으로써 집적도에 따라 터널 산화막(Tunnel oxide) 영역의 크기를 자유롭게 조절할 수 있는 이점과, 셀의 읽기 동작시 터널 하부의 불순물 영역과는 무관하게 동작되도록 하여 전류 구동 능력을 향상시킬 수 있는 이점을 제공한다.

公开(公告)号：KR1019970018678A

公开(公告)日：1997-04-30

申请号：KR1019950029516

申请日：1995-09-11

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L29/739

Abstract: 모스 트랜지스터 및 그 제조 방법에 대해 기재되어 있다. 이는 반도체기판 표면에 형성된 언덕모양의 경사부, 경사부를 포함하는 반도체기판의 표면 상에 적층되어 있는 게이트절연막 및 게이트전극 및 게이트전극 양측의 반도체기판의 주표면에 형성된 소오스/드레인을 구비하는 것을 특징으로 한다. 따라서, 포화전류 감소 없이 펀치 스루우를 개선할 수 있다.

公开(公告)号：KR1019960002471A

公开(公告)日：1996-01-26

申请号：KR1019940013630

申请日：1994-06-16

Applicant: 삼성전자주식회사

Inventor： 김진우 ,  한정욱

IPC: H01L21/20

Abstract: 신규한 SOI 소자의 제조방법 및 그 구조가 개시되어 있다. SOI 기판상에 에피택시얼 방지층을 형성하고, 상기 에피택시얼 방지층을 선택적으로 식각하여 개구부를 형성한다. 상기 개구부를 통해 노출된 기판상에 애피택시얼 반도체층을 형성하고, 상기 애피택시얼 방지층을 제거한다. 상기 애피택시얼 반도체층을 선택적으로 식각하고, 소자 분리 영역을 형성한다. 상기 결과물 상에 절연층을 형성하고, 상기 절연층을 선택적으로 식각하여 애피택시얼 반도체층을 노출시키는 콘택홀을 형성한다. 콘택홀이 형성될 부위에 애피택시얼 반도체층을 형성함으로써 콘택저항 및 면저항을 감소시킬 수 있다.

公开(公告)号：KR1019910005485A

公开(公告)日：1991-03-30

申请号：KR1019890012032

申请日：1989-08-23

Applicant: 삼성전자주식회사

Inventor： 한정욱

IPC: H01L29/94

Abstract: 내용 없음

公开(公告)号：KR1020100045856A

公开(公告)日：2010-05-04

申请号：KR1020080104984

申请日：2008-10-24

Applicant: 삼성전자주식회사

Inventor： 양승진 ,  한정욱 ,  김용태 ,  최용석 ,  권배성

IPC: G11C16/08 ,  G11C16/24 ,  H01L27/115

CPC classification number: G11C16/0433 ,  G11C16/10 ,  H01L21/265 ,  H01L21/28282 ,  H01L27/2436 ,  H01L27/2463

Abstract: PURPOSE: A non-volatile memory device and a driving method thereof are provided to reduce the malfunction of an adjacent non-selected nonvolatile memory transistor by asymmetrically positioning a single selection transistor between different nonvolatile memory transistors sharing a common source. CONSTITUTION: A memory cell array comprises a memory unit cell(M) which is arranged to the matrix type. The memory unit cells respectively include a first, a second nonvolatile memory transistor(TA,TB) and a selection transistor(TS), respectively. A first word line is combined in control gates of first nonvolatile memory transistors. A second word line is combined in control gates of second nonvolatile memory transistors. A selection line is combined in the gates of selecting transistors. At least one bit line is connected to drains of the first and the second nonvolatile memory transistors.

Abstract translation: 目的：提供非易失性存储器件及其驱动方法，以通过在共享公共源的不同非易失性存储器晶体管之间不对称地定位单个选择晶体管来减少相邻非选择性非易失性存储器晶体管的故障。 构成：存储单元阵列包括布置成矩阵型的存储器单元（M）。 存储单元单元分别包括第一非易失性存储晶体管（TA，TB）和选择晶体管（TS）。 在第一非易失性存储晶体管的控制栅极中组合第一字线。 第二字线组合在第二非易失性存储晶体管的控制栅极中。 选择线组合在选择晶体管的栅极中。 至少一个位线连接到第一和第二非易失性存储晶体管的漏极。