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公开(公告)号：KR1020060067802A
公开(公告)日：2006-06-20
申请号：KR1020050063265
申请日：2005-07-13
Applicant: 한국전자통신연구원
Abstract: 본 발명은 온칩네트워크 인터페이스 장치 및 방법에 관한 것으로, 다수개로 이루어진 온칩네트워크 포트; 상기 온칩네트워크 포트중 어느 하나로부터 전송받은 데이터를 다른 온칩네트워크 포트로 전송하는 스위치; 및 AMBA 온칩 버스 프로토콜로 설계된 IP 모듈로부터 입력받은 AMBA 신호를 인터페이스하여 상기 온칩네트워크 포트로 출력하고, 상기 온칩네트워크 포트로부터 받은 온칩네트워크 신호를 인터페이스하여 상기 IP 모듈로 출력하는 인터페이스부;로 구성된다. 따라서, AMBA 2.0 온칩 버스 프로토콜에 따르는 신호와 온칩네트워크 프로토콜에 따르는 신호를 인터페이스 하는 장치 및 방법을 통하여 보다 빠른 전송속도로 통신을 수행할 수 있다.
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公开(公告)号：KR100582560B1
公开(公告)日：2006-05-23
申请号：KR1019990028261
申请日：1999-07-13
IPC: H03M13/00
Abstract: 본 발명은 데이터가 입력되고 프레임의 품질 지시자(Frame Quality Indicator : CRC) 를 생성하여 길쌈 부호화 (Convolutional Encoding) 및 인터리빙(interleaving)을 수행하는 채널 부호기의 구현에 관한 것이다. 입력 데이타를 입력 데이터 버퍼링용 RAM에 저장하고 이를 읽어 CRC를 생성하고 길쌈 부호화를 수행한 다음, 인터리빙 RAM을 사용한 인터리빙을 수행하는 기존의 설계 방식과는 달리, 메모리 사용량이 큰 인터리버 RAM을 사용하지 않고 프레임 입력 데이터 버퍼링용 RAM 2개를 교대로 사용하여 길쌈 부호화 및 인터리빙을 한번에 처리하기 위해 프레임 입력 데이터 레지스터로 부터 병렬 CRC 생성기를 사용하여 CRC를 계산하고 입력 데이터 버퍼링용 RAM에 데이터와 함께 계산된 CRC 출력을 저장하는 채널 부호기 설계 방법에 관한 것이다. 따라서 본 발명의 설계 방법은 프레임 입력 데이터 패킷 교환 시 프로토콜의 간편성 및 마진 확보, 채널 부호기의 하드웨어 사용량을 감소 시킬 수 있으므로 디지털 변조기 설계에 유용한 구조를 제공한다.
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公开(公告)号：KR100576547B1
公开(公告)日：2006-05-03
申请号：KR1020030093262
申请日：2003-12-18
Applicant: 한국전자통신연구원
IPC: H04N7/24
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 주변 매크로 블록간의 슬라이스 관계를 나타내기 위한 테이블 생성 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 임의 형태의 슬라이스 구조를 갖는 화면을 구성하는 다수의 매크로 블록간의 상호 슬라이스 관계를 나타내기 위한 테이블을 생성하는, 주변 매크로 블록간의 슬라이스 관계를 나타내기 위한 테이블 생성 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 엠펙-4(MPEG-4) 복호기에 적용되는, 주변 매크로 블록간의 슬라이스 관계를 나타내기 위한 테이블 생성 장치에 있어서, 하나의 화면을 이루는 모든 매크로 블록의 각 슬라이스 번호를 저장하고 있는 슬라이스 번호 테이블 저장수단; 상기 슬라이스 번호 테이블 저장수단의 슬라이스 번호 테이블을 통해 각 매크로 블록의 슬라이스 번호와 해당 매크로 블록의 주변 영역에 위치한 매크로 블록의 슬라이스 번호간의 관계를 비교하여 비교 결과를 출력하기 위한 슬라이스 번호 비교수단; 상기 슬라이스 번호 비교수단에서 출력한 비교 결과를 일정 순서대로 정리하여 출력하기 위한 비교 결과 출력수단; 상기 비교 결과 출력수단에서 비교 결과가 정리된 매크로 블록의 다음 순서의 매크로 블록 번호를 상기 슬라이스 번호 비교수단으로 통보하기 위한 매크로 블록 번호 승산수단; 및 상기 비교 결과 출력수단에서 각 매크로 블록에 대해 정리한 비교 결과를 저장하기 위한 주변 매크로 블록간 슬라이스 관계 테이블 저장수단을 포함함.
4. 발명의 중요한 용도
본 발명은 H.264 복호기 등과 같은 엠펙-4(MPEG-4) 복호기 등에 이용됨.
H.264 복호기, 매크로 블록, 주변 매크로 블록 관계, 슬라이스 번호, 테이블 생성-
公开(公告)号：KR100546756B1
公开(公告)日：2006-01-26
申请号：KR1020020079732
申请日：2002-12-13
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: 설계 툴을 통합적으로 관리하여, 관리자의 시간 소모 및 인적 자원 낭비를 방지하면서, 예산을 절감할 수 있는 반도체 설계 툴 관리 시스템 및 이를 이용한 관리방법을 개시한다. 개시된 본 발명의 반도체 설계 툴 관리 시스템은, 개별적으로 분산된 각각의 설계 툴 정보를 보유하여 각각의 사용자들의 설계 툴 사용에 관한 요청시 이에 대한 답변을 수행하고 설계 툴에 대한 각종 기능을 표시하는 통합 설계 환경 관리 툴, 및 상기 통합 설계 환경 관리 툴에 데이터 베이스화된 각종 정보를 제공하는 데이터 베이스군을 포함한다.
통합 설계 환경, 라이센스 관리, 설계 툴 관리, 통합 관리-
公开(公告)号：KR100531729B1
公开(公告)日：2005-11-29
申请号：KR1020030097054
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 PC 병렬포트를 이용한 주변기기와의 인터페이스 장치 및 그 방법에 관한 것으로, 특히 시퀀셜과 넌-시퀀셜 모드로 전송을 구분하고, 상기 시퀀셜 전송일 경우 시작 번지와 전송할 개수 정보만을 주변기기에 전달함으로써, 기존의 매 전송 시 어드레스 전달에 따른 시간을 없애고 결과적으로 주변기기의 성능을 보다 높일 수 있도록 한 PC 병렬포트를 이용한 주변기기와의 인터페이스 장치 및 그 방법에 관한 것이다.
본 발명의 PC 병렬포트를 이용한 주변기기와의 인터페이스 장치는, 임의의 병렬포트를 갖는 PC와 주변기기를 연결시켜주기 위한 인터페이스 장치에 있어서, 상기 PC 병렬포트와 연결되어 전송정보, 시작 어드레스 및 전송개수들의 전송 명령을 제공받아 해당 레지스터에 저장하고 분석하여 넌-시퀀셜 전송모드에서 목적 어드레스를 직접 발생하며, 시퀀셜 전송모드에서 시작 어드레스와 전송개수를 전송하기 위한 명령분석기; 시퀀셜 전송모드에서 각 데이터의 전송 사이클마다 순차적인 어드레스를 발생시키고 정해진 전송개수만큼 전송이 진행되면 종료신호를 발생하기 위한 시퀀셜 어드레스발생기; 상기 명령분석기와 상기 시퀀셜 어드레스생성기의 동기 신호 및 최종 목적지의 읽기/쓰기(Read/Write) 및 칩 인에이블 신호를 발생시키기 위한 제어신호발생기; 상기 제어신호발생기로부터 입력되는 읽기/쓰기(Read/Write) 신호에 의해 양방향 데이터 버스의 방향을 제어하기 위한 버스방향전환기; 및 상기 버스방향전환기와 상기 명령분석기의 전송 명령의 분석 근거로 시퀀셜 전송모드일 경우 목적 어드레스를 상기 시퀀셜 어드레스발생기의 출력으로 선택하고, 넌-시퀀셜 전송모드일 경우 목적 어드레스를 상기 명령분석기의 어드레스 레지스터 값을 선택하는 기능을 수행하기 위한 어드레스선택기를 포함하여 이루어진 것을 특징으로 한다.-
Patent Agency Ranking
公开(公告)号：KR1020050066142A
公开(公告)日：2005-06-30
申请号：KR1020030097388
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H03M7/42
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은, 문맥기반 적응 가변길이 복호화 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 문맥기반 적응 가변길이 복호를 위해 특정 압축규격에 정의된 테이블을 일치할 확률이 높도록 지그-재그 순서로 읽어 부호 길이 테이블, 부호 코드 테이블 및 인덱스 테이블을 새로 구성하고, 이를 이용하여 하나의 블록에 대해서 특정 계수의 개수와 연속된 특정 비트의 개수를 디코딩하는, 문맥기반 적응 가변길이 복호화 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 문맥기반 적응 가변길이 복호화 장치에 있어서, 특정 압축규격에 정의된 부호 길이 테이블을 지그-재그 순서로 읽어 다수개의 부호 길이를 하나의 메모리 주소에 저장하고 있는 부호 길이 테이블 저장수단; 상기 특정 압축규격에 정의된 부호 코드 테이블을 지그-재그 순서로 읽어 다수개의 부호 코드 데이터를 하나의 메모리 주소에 저장하고 있는 부호 코드 테이블 저장수단; 상기 문맥기반 적응 가변길이 복호를 위한 특정 계수의 개수 및 연속한 특정 비트의 개수로 구성되는 다수의 인덱스 데이터를 하나의 메모리 주소에 저장하고 있는 인덱스 테이블 저장수단; 상기 부호 길이 테이블 저장수단, 상기 부호 코드 테이블 저장수단 및 상기 인덱스 테이블 저장수단을 액세스하기 위하여 어드레스를 생성하기 위한 어드레스 생성수단; 및 상기 어드레스 생성수단에서 생성한 어드레스를 이용하여 상기 부호 길이 테이블 저장수단으로부터 전달받은 부호 길이로 자른 입력 비트스트림 데이터를 상기 부호 코드 테이블 저장수단으로부터 전달받은 부호 코드 데이터와 비교하여 일치하는 부호 코드 데이터에 대한 특정 계수의 개수 및 연속한 특정 비트의 개수를 상기 인덱스 테이블 저장수단으로부터 출력하도록 하기 위한 비교수단을 포함함.
4. 발명의 중요한 용도
본 발명은 문맥기반 적응 가변길이 복호기 등에 이용됨.-
公开(公告)号：KR1020050065894A
公开(公告)日：2005-06-30
申请号：KR1020030097054
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: G06F13/00
Abstract: 본 발명은 PC 병렬포트를 이용한 주변기기와의 인터페이스 장치 및 그 방법에 관한 것으로, 특히 시퀀셜과 넌-시퀀셜 모드로 전송을 구분하고, 상기 시퀀셜 전송일 경우 시작 번지와 전송할 개수 정보만을 주변기기에 전달함으로써, 기존의 매 전송 시 어드레스 전달에 따른 시간을 없애고 결과적으로 주변기기의 성능을 보다 높일 수 있도록 한 PC 병렬포트를 이용한 주변기기와의 인터페이스 장치 및 그 방법에 관한 것이다.
본 발명의 PC 병렬포트를 이용한 주변기기와의 인터페이스 장치는, 임의의 병렬포트를 갖는 PC와 주변기기를 연결시켜주기 위한 인터페이스 장치에 있어서, 상기 PC 병렬포트와 연결되어 전송정보, 시작 어드레스 및 전송개수들의 전송 명령을 제공받아 해당 레지스터에 저장하고 분석하여 넌-시퀀셜 전송모드에서 목적 어드레스를 직접 발생하며, 시퀀셜 전송모드에서 시작 어드레스와 전송개수를 전송하기 위한 명령분석기; 시퀀셜 전송모드에서 각 데이터의 전송 사이클마다 순차적인 어드레스를 발생시키고 정해진 전송개수만큼 전송이 진행되면 종료신호를 발생하기 위한 시퀀셜 어드레스발생기; 상기 명령분석기와 상기 시퀀셜 어드레스생성기의 동기 신호 및 최종 목적지의 읽기/쓰기(Read/Write) 및 칩 인에이블 신호를 발생시키기 위한 제어신호발생기; 상기 제어신호발생기로부터 입력되는 읽기/쓰기(Read/Write) 신호에 의해 양방향 데이터 버스의 방향을 제어하기 위한 버스방향전환기; 및 상기 버스방향전환기와 상기 명령분석기의 전송 명령의 분석 근거로 시퀀셜 전송모드일 경우 목적 어드레스를 상기 시퀀셜 어드레스발생기의 출력으로 선택하고, 넌-시퀀셜 전송모드일 경우 목적 어드레스를 상기 명령분석기의 어드레스 레지스터 값을 선택하는 기능을 수행하기 위한 어드레스선택기를 포함하여 이루어진 것을 특징으로 한다.-
公开(公告)号：KR1020050064349A
公开(公告)日：2005-06-29
申请号：KR1020030095708
申请日：2003-12-23
Applicant: 한국전자통신연구원
IPC: G06F9/445
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은, 애플리케이션 특수 명령어 세트 프로세서 합성을 위한 분기/병합 노드 최적화 합성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 애플리케이션 특수 명령어 세트 프로세서(ASIP) 합성 과정에서 생성되는 제어 데이터 흐름 그래프(CDFG : Control Data Flow Graph)를 깊이 우선 탐색(Breath First Search)하면서 분기 트리를 생성하고, 상기 생성한 분기 트리를 이용하여 상기 제어 데이터 흐름 그래프(CDFG)에서 제어 노드를 제외한 데이터 노드를 추출하여 병합함으로써, 명령어 내에 존재하는 공통의 회로(연산자)를 상호 공유하도록 하기 위한, 합성 애플리케이션 특수 명령어 세트 프로세서 합성을 위한 분기/병합 노드 최적화 합성 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 애플리케이션 특수 명령어 세트 프로세서 합성을 위한 분기/병합 노드 최적화 합성 방법에 있어서, 애플리케이션 특수 명령어 세트 프로세서(ASIP)의 명령어 집합 내의 각 명령어에 상응하는 제어 데이터 흐름 그래프(CDFG)에 대하여 깊이 우선 탐색(Breath First Search)하여 분기/병합 노드에 상응하는 분기 트리를 생성하는 분기 트리 생성 단계; 상기 생성한 분기 트리 내의 에지에 고유 번호를 부여하고, 상기 분기 트리를 이용하여 상기 제어 데이터 흐름 그래프(CDFG) 내의 에지에 상응하는 고유 번호를 부여하는 에지 번호 부여 단계; 상기 제어 데이터 흐름 그래프(CDFG) 내에서 동일 에지 번호를 가지는 데이터 노드를 병합하는 노드 병합 단계; 및 각각의 노드와 병합 노드에 상응하는 회로와 그에 따른 신호를 설정하는 회로 합성 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 애플리케이션 특수 명령어 세트 프로세서(ASIP) 등에 이용됨.-
公开(公告)号：KR1020050057834A
公开(公告)日：2005-06-16
申请号：KR1020030090038
申请日：2003-12-11
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: 멀티프로세서 시스템에서 스케줄러를 이용한 대규모 데이터 처리 방법을 제시한다. 본 발명의 일 관점에 의한 데이터 처리 방법은, 데이터베이스 군에 저장된 대규모의 처리 데이터 및 데이터를 처리하는데 필요한 정보들로부터 데이터 처리를 위해 사용될 일련의 작업 명령들의 작업리스트를 작성하고, 스케줄러에 의해서 프로세서 군을 구성하는 개별 프로세서들 각각에 작업리스트의 일련의 작업 명령들을 할당하여 작업 명령들을 개별 프로세서들이 병렬 또는 순차적으로 처리한다.
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公开(公告)号：KR100487709B1
公开(公告)日：2005-05-03
申请号：KR1020020083054
申请日：2002-12-24
Applicant: 한국전자통신연구원
IPC: H04L12/26
Abstract: 본 발명은 디지털통신 및 멀티미디어 시스템온칩(SOC) 설계에서 사용되는 IP나 기능 하드웨어 모듈인 VC가 VCI를 통해서 온칩버스에 정합이 가능한가의 여부를 판별하는 정합 검사기 및 그 방법에 관한 것으로, 트랜잭션 명령어를 입력받아 요청신호 테이블 및 기대되는 VCI 신호테이블을 생성하는 신호변환기, 신호변환기로부터 입력된 요청신호 테이블을 슬레이브 VC에 드라이브하는 마스터 VC, 마스터 VC로부터 입력된 신호를 온칩버스에 인터페이스하거나, 온칩버스로부터 입력된 반응신호를 마스터 VC로 보내는 슬레이브 VC, 마스터 VC로부터 입력된 신호를 추출하여 반응신호 테이블을 생성하는 신호추출기 및 신호변환기로부터 입력된 기대되는 VCI 신호테이블 및 상기 신호추출기로부터 입력된 반응신호 테이블이 동일한가 비교하는 신호비교기를 포함� ��다. 따라서, 프로세서나 원칩버스 및 주변 하드웨어 모듈로 구성된 SOC 설계에서 기존 IP나 VC의 통합을 용이하게 하며, IP 재사용을 향상시킬 수 있는 효과가 있다.
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