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    1.
    发明专利
    未知

    公开(公告)号：FR2894070B1

    公开(公告)日：2008-04-11

    申请号：FR0512169

    申请日：2005-11-30

    Applicant: 3D PLUS SA SA

    Inventor： VAL CHRISTIAN ,  LIGNIER OLIVIER

    IPC: H01L21/98 ,  H01L25/065

    Abstract: The module has a stack (100) of two slices (10, 30), where the slice (10) has a set of electrically conducting bumps on its face. The slice (30) comprises an electrically insulating material zone (61) passing through the thickness of the slice (30) and an electrically conducting element (3) passing through the slice (30) in the zone. The conducting element and the bumps are made of material having a determined hardness. The hardness of the material of the element (3) is lower than the hardness of the material of the bumps so that the bumps penetrate in the conducting element.

    4.
    发明专利
    未知

    公开(公告)号：FR2805082B1

    公开(公告)日：2003-01-31

    申请号：FR0001750

    申请日：2000-02-11

    Applicant: 3D PLUS SA

    Inventor： VAL CHRISTIAN

    IPC: H01L21/98 ,  H01L25/10 ,  H01L25/11 ,  H01L25/18 ,  H01L21/48 ,  H01L21/50

    Abstract: A method of interconnection in three dimensions and to an electronic device obtained by the method. To increase the compactness of integrated circuit modules, the method stacks and adhesively bonds packages containing a chip connected to output leads by connection conductors inside each package, cuts through the packages near the chips to form a block, the conductors being flush with the faces of the block, and makes the connections on the faces of the block by metalizing and then etching the outlines of the connections. The method also applies to the matching of packages in the replacement of obsolete circuits.

    5.
    发明专利
    未知

    公开(公告)号：FR2805082A1

    公开(公告)日：2001-08-17

    申请号：FR0001750

    申请日：2000-02-11

    Applicant: 3D PLUS SA

    Inventor： VAL CHRISTIAN

    IPC: H01L21/98 ,  H01L25/10 ,  H01L25/11 ,  H01L25/18 ,  H01L21/48 ,  H01L21/50

    Abstract: The invention concerns a three-dimensional interconnection method and an electronic device obtained by said method. The inventive method for increasing compactness of integrated circuit modules consists in stacking and bonding (100) housings containing a chip connected to output pins with connecting conductors inside each housing; cutting (101) through the housings in the proximity of the chips to form a block, the conductors being flush with the surfaces of the block; and producing (102) the connections on the surfaces of the block by metallizing (1021) then engraving (1022) the outlines of the connections. The method is also useful for adapting replacement housings of obsolete circuits.

    PROCEDE D'INTERCONNEXION VERTICALE DE MODULES ELECTRONIQUES 3D PAR DES VIAS.
    6.
    发明专利
    PROCEDE D'INTERCONNEXION VERTICALE DE MODULES ELECTRONIQUES 3D PAR DES VIAS. 未知

    公开(公告)号：FR2923081A1

    公开(公告)日：2009-05-01

    申请号：FR0707557

    申请日：2007-10-26

    Applicant: 3D PLUS SA

    Inventor： VAL CHRISTIAN

    IPC: H01L21/98 ,  B81C1/00 ,  H01L21/60 ,  H01L25/00

    Abstract: La présente invention concerne un procédé d'interconnexion verticale de modules électroniques 3D (100), un module comportant un empilement de K tranches électroniques (19) reliées électriquement entre elles par des conducteurs situés selon la direction de l'empilement, qui comprend les étapes consistant à :A) fabriquer un lot de tranches (19) comportant n motifs géométriques délimités par des chemins de découpe (14), chaque motif étant muni d'au moins un composant électronique (6) entouré de résine isolante (9) et connecté à des plots (4) de connexion électrique, les plots étant reliés à des pistes (12) de connexion électrique déposées sur une couche diélectrique (11) ; chaque piste (12) s'étend jusqu'à une électrode (13) interconnectant les pistes entre elles, et située sur les chemins de découpe (14), et comprend un segment courbe (12a) délimitant une zone (15a) qui entoure un emplacement destiné à former un via,B) empiler et assembler les K tranches (19) de manière à superposer lesdites zones (15a),C) percer des vias (15) dans la résine (9) à l'aplomb des emplacements des vias,D) métalliser la paroi des vias (15) par croissance électrolytique,E) découper l'empilement selon les chemins de découpe (14), la largeur de la découpe étant supérieure à celle de l'électrode (13), en vue d'obtenir les modules électroniques 3D (100).

    7.
    发明专利
    未知

    公开(公告)号：FR2911995B1

    公开(公告)日：2009-03-06

    申请号：FR0700625

    申请日：2007-01-30

    Applicant: 3D PLUS SA SA

    Inventor： VAL CHRISTIAN

    IPC: H01L21/48 ,  H01L23/50 ,  H01L25/065

    Abstract: The method involves depositing conductive ink drop (3) with solvents on each of metallized vias (1) of an electronic wafer (T1), where the ink has metal nano-particles such as silver, gold or copper. Another electronic wafer (T2) is stacked on the wafer (T1) such that metallized vias of the wafer (T2) are superposed on the vias of the wafer (T1). Solvents of 50 to 90 percentages are removed from the drop by heating/depression to obtain a pasty ink. Drops of the pasty ink are fritted by a laser e.g. yttrium-aluminum garnet laser, to form electrical connections between the superposed vias.

    8.
    发明专利
    未知

    公开(公告)号：FR2905198B1

    公开(公告)日：2008-10-17

    申请号：FR0607442

    申请日：2006-08-22

    Applicant: 3D PLUS SA SA

    Inventor： VAL CHRISTIAN

    IPC: H01L21/70 ,  B81C1/00 ,  H01L21/66 ,  H01L25/065

    Abstract: The invention relates to the collective fabrication of n 3D module. It comprises a step of fabricating a batch of n dies i at one and the same thin plane wafer (10) of thickness es comprising silicon, covered on one face with electrical connection pads (20), called test pads, and then with a thin electrically insulating layer (4) of thickness ei, forming the insulating substrate provided with at least one silicon electronic component (11) having connection pads (2) connected to the test pads (20) through the insulating layer. The components are encapsulated in an insulating resin (6) of thickness er, filling the spaces between the components, then separated from one another by first grooves (30) with a width L1 and a depth P1 such that ei+er

    PROCEDE DE FABRICATION COLLECTIVE DE MODULES ELECTRONIQUES 3D
    9.
    发明专利
    PROCEDE DE FABRICATION COLLECTIVE DE MODULES ELECTRONIQUES 3D 未知

    公开(公告)号：FR2905198A1

    公开(公告)日：2008-02-29

    申请号：FR0607442

    申请日：2006-08-22

    Applicant: 3D PLUS SA SA

    Inventor： VAL CHRISTIAN

    IPC: H01L21/70 ,  B81C1/00 ,  H01L21/66 ,  H01L25/065

    Abstract: L'invention concerne la fabrication collective de n modules 3D. Elle comprend une étape de fabrication d'un lot de n tranches i sur une même plaque, d'épaisseur es comprenant du silicium, recouverte sur une face de plots de test (20) puis d'une couche isolante (4) d'épaisseur ei, formant le substrat isolant et munie d'au moins un composant électronique (11) connecté aux plots de test (20) à travers ladite couche isolante, les composants étant séparés les uns des autres par des premières rainures (30) d'une largeur L1, les plots de connexion des composants (2) étant connectés à des pistes (3) qui affleurent au niveau des rainures (30),B1) une étape de dépôt d'un support adhésif (40) sur la face côté composants,C1) une étape de retrait de la plaque de silicium (10) de manière à faire apparaître les plots de test (20),D1) une étape de test électrique des composants de la plaque par les plots de test (20), et de marquage des composants valides (11'),E1) une étape de report sur un film adhésif (41) des tranches (50) comportant chacune un composant valide (11'), les tranches étant séparées par des deuxièmes rainures (31) au niveau desquelles affleurent les pistes de connexion (3) des composants valides (11').Cette étape répétée K fois, est suivie d'une étape d'empilement des K plaques, de formation de trous métallisés dans l'épaisseur de l'empilement et destinés à la connexion des tranches entre elles, puis de découpe de l'empilement pour obtenir les n modules 3D.

    MODULE ELECTRONIQUE 3D
    10.
    发明专利
    MODULE ELECTRONIQUE 3D 未知

    公开(公告)号：FR2894070A1

    公开(公告)日：2007-06-01

    申请号：FR0512169

    申请日：2005-11-30

    Applicant: 3D PLUS SA SA

    Inventor： VAL CHRISTIAN ,  LIGNIER OLIVIER

    IPC: H01L21/98 ,  H01L25/065

    Abstract: L'invention a pour objet un module électronique 3D comportant un empilement (100) d'au moins une première tranche (10) et une deuxième tranche (30), la première tranche (10) présentant sur une face (101) au moins un ensemble (4) de bossages (41) électriquement conducteurs, et la deuxième tranche (30) comprenant au moins une zone (61) de matériau électriquement isolant, traversant la tranche dans l'épaisseur. La deuxième tranche (30) comprend au moins un élément (3) électriquement conducteur traversant ladite tranche dans une zone (61) de matériau électriquement isolant, apte à recevoir un ensemble (4) de bossages (41) de la première tranche (10).

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