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公开(公告)号：WO2014104552A1
公开(公告)日：2014-07-03
申请号：PCT/KR2013/009502
申请日：2013-10-24
Applicant: (재)한국나노기술원 , 성균관대학교 산학협력단
IPC: H01L21/26 , H01L21/324
CPC classification number: H01L21/3221 , H01L21/26513 , H01L21/28512 , H01L21/28518 , H01L21/324 , H01L29/45
Abstract: 본 발명은 반도체 소자에서 접합 영역에서의 결함을 치유하기 위한 방법에 관한 것으로서, 기판 상에 p-Ge층을 성장시키고, 상기 p-Ge층 상층에 이온 임플란테이션을 통해 n+ Ge 영역을 형성하거나, p-Ge층 상층에 인시츄 도핑후 에칭하여 n+ Ge 영역을 형성하거나 또는 상기 p-Ge층 상층에 산화막을 증착시켜 패터닝 후 에칭하고 인시츄 도핑하여 n+ Ge층을 형성한 후, 캡핑용 산화막을 형성한 후 600℃~700℃에서 1시간 내지 3시간동안 열처리를 수행하여 전극을 증착시키는 공정을 포함하여 이루어지는 것으로, 열처리 공정을 통해 n+/p 졍션(junction)에서의 Ge 결함을 치유하고, 열처리를 통해 깊어진 졍션을 상대적으로 줄일 수 있어 누설 전류를 최소화하여 반도체 소자의 특성을 향상시키고, 반도체 소자의 고집적화 및 미세화 실현에 더욱 유용한 이점이 있다.
Abstract translation: 本发明涉及一种在半导体器件的接合区域处理缺陷的方法，包括以下步骤：通过在衬底上生长p-Ge层来沉积电极; 通过在p-Ge层上的离子注入形成n + Ge区域，或通过原位掺杂和在p-Ge层上蚀刻，或沉积氧化物层，在原位上进行图案化，蚀刻和掺杂 p-Ge层; 形成用于封盖的氧化物层; 并在600〜700℃下进行1〜3小时的热处理。 通过热处理，可以处理n + / p结的Ge缺陷，并且通过热处理加深接头可以相对降低，从而使泄漏电流最小化并提高半导体器件的性能。 此外，该方法可用于高堆叠半导体器件或制造相同的结构。
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公开(公告)号：KR101419533B1
公开(公告)日：2014-07-14
申请号：KR1020120157977
申请日：2012-12-31
Applicant: (재)한국나노기술원 , 성균관대학교산학협력단
IPC: H01L21/26 , H01L21/324
CPC classification number: H01L21/3221 , H01L21/26513 , H01L21/28512 , H01L21/28518 , H01L21/324 , H01L29/45
Abstract: 본 발명은 반도체 소자에서 접합 영역에서의 결함을 치유하기 위한 방법에 관한 것으로서, 기판 상에 p-Ge층을 성장시키고, 상기 p-Ge층 상층에 이온 임플란테이션을 통해 n+ Ge 영역을 형성하거나, p-Ge층 상층에 인시츄 도핑후 에칭하여 n+ Ge 영역을 형성하거나 또는 상기 p-Ge층 상층에 산화막을 증착시켜 패터닝 후 에칭하고 인시츄 도핑하여 n+ Ge층을 형성한 후, 캡핑용 산화막을 형성한 후 600℃~700℃에서 1시간 내지 3시간동안 열처리를 수행하여 전극을 증착시키는 공정을 포함하여 이루어지는 것으로, 열처리 공정을 통해 n+/p 졍션(junction)에서의 Ge 결함을 치유하고, 열처리를 통해 깊어진 졍션을 상대적으로 줄일 수 있어 누설 전류를 최소화하여 반도체 소자의 특성을 향상시키고, 반도체 소자의 고집적화 및 미세화 실현에 더욱 유용한 이점이 있다.
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公开(公告)号：KR1020140087549A
公开(公告)日：2014-07-09
申请号：KR1020120157977
申请日：2012-12-31
Applicant: (재)한국나노기술원 , 성균관대학교산학협력단
IPC: H01L21/26 , H01L21/324
CPC classification number: H01L21/3221 , H01L21/26513 , H01L21/28512 , H01L21/28518 , H01L21/324 , H01L29/45
Abstract: The present invention relates to a method of repairing a defect in a junction region of a semiconductor device. A p-Ge layer grows on a substrate, and an n+ Ge region is formed on the p-Ge layer through ion implantation or in-situ doping is performed on the upper portion of the p-Ge layer to form the n+ Ge region or an oxide layer is deposited on the p-Ge layer, pattered, etched, and in-situ doped to form the n+ Ge region. After an oxide layer for capping is formed, heat treatment is performed thereon at a temperature of 600-700°C for 1 to 3 hours to deposit an electrode. A leakage current is minimized to improve characteristics of a semiconductor device by relatively reducing deep junction through the heat treatment. The method has advantages in that high integration and refinement of the semiconductor device are realized.
Abstract translation: 本发明涉及修复半导体器件的接合区域中的缺陷的方法。 p-Ge层在衬底上生长，并且通过离子注入在p-Ge层上形成n + Ge区，或者在p-Ge层的上部进行原位掺杂以形成n + Ge区或 氧化物层沉积在p-Ge层上，图案化，蚀刻和原位掺杂以形成n + Ge区域。 在形成用于封盖的氧化物层之后，在600-700℃的温度下对其进行1至3小时的热处理以沉积电极。 通过相对减少通过热处理的深度接合，使漏电流最小化以改善半导体器件的特性。 该方法具有实现半导体器件的高集成度和精细化的优点。
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公开(公告)号：WO2017164617A1
公开(公告)日：2017-09-28
申请号：PCT/KR2017/003017
申请日：2017-03-21
Applicant: 성균관대학교산학협력단
IPC: H01L29/792 , H01L29/423 , H01L29/51 , H01L29/788 , H01L29/861
CPC classification number: H01L29/423 , H01L29/51 , H01L29/788 , H01L29/792 , H01L29/861
Abstract: 본 발명의 일 실시예에 따른 부성 미분 저항(negative differential resistance) 소자는 기판; 기판 상에 형성되고, 제 1 극성을 갖는 축퇴된 제 1 반도체층; 기판 상에 형성되고, 제 2 극성을 갖는 축퇴된 제 2 반도체층; 제 1 반도체층의 일측 단부에 결합된 제 1 전극; 제 2 반도체층의 일측 단부에 결합된 제 2 전극; 및 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 위치한 트랩층을 포함하되, 트랩층은 산화물층이고, 부성 미분 저항 소자의 동작시 캐리어가 트랩층에 트랩되도록 한다.
Abstract translation: 根据本发明实施例的负差动电阻器件包括衬底; 退化的第一半导体层，形成在衬底上并具有第一极性; 退化的第二半导体层，形成在所述衬底上并且具有第二极性; 耦合到第一半导体层的一端的第一电极; 耦合到第二半导体层的一端的第二电极; 并且捕获层位于第一半导体层和第二半导体层的接触区域之间，其中捕获层是氧化物层并且在负差示电阻器件的操作期间载流子被捕获在捕获层中。
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公开(公告)号：KR1020180135341A
公开(公告)日：2018-12-20
申请号：KR1020170073336
申请日：2017-06-12
Applicant: 성균관대학교산학협력단
IPC: H01L27/06 , H01L29/861 , H01L27/24
Abstract: 본 발명의 일 실시예에 따른 다중 부성 미분 저항 소자는 제 1 부성 미분 저항 소자 및 상기 제 1 부성 미분 저항 소자에 병렬 연결되는 제 2 부성 미분 저항 소자를 포함하되, 제 1 부성 미분 저항 소자의 피크 및 벨리 특성과 제 2 부성 미분 저항 소자의 피크 및 벨리 특성이 합성되어, 2개의 피크와 벨리를 갖는 것이다.
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Patent Agency Ranking
公开(公告)号：KR101805827B1
公开(公告)日：2018-01-10
申请号：KR1020160033635
申请日：2016-03-21
Applicant: 성균관대학교산학협력단
IPC: H01L29/792 , H01L29/423 , H01L29/51 , H01L29/788 , H01L29/861
CPC classification number: H01L29/423 , H01L29/51 , H01L29/788 , H01L29/792 , H01L29/861
Abstract: 본발명의일 실시예에따른부성미분저항(negative differential resistance) 소자는기판; 기판상에형성되고, 제 1 극성을갖는축퇴된제 1 반도체층; 기판상에형성되고, 제 2 극성을갖는축퇴된제 2 반도체층; 제 1 반도체층의일측단부에결합된제 1 전극; 제 2 반도체층의일측단부에결합된제 2 전극; 및제 1 반도체층과제 2 반도체층의접촉영역사이에위치한트랩층을포함하되, 트랩층은산화물층이고, 부성미분저항소자의동작시캐리어가트랩층에트랩되도록한다.
Abstract translation: 根据本发明实施例的负差分电阻器件包括：衬底; 退化的第一半导体层，形成在衬底上并具有第一极性; 退化的第二半导体层，形成在所述衬底上并且具有第二极性; 耦合到第一半导体层的一端的第一电极; 耦合到第二半导体层的一端的第二电极; 以及位于半导体层的接触区域之间的陷阱层，其中陷阱层是氧化物层，其中载流子在负差分电阻器件的操作期间被捕获在陷阱层中。
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公开(公告)号：KR1020150089841A
公开(公告)日：2015-08-05
申请号：KR1020140010889
申请日：2014-01-28
Applicant: 삼성전자주식회사 , 성균관대학교산학협력단
IPC: H01L21/265 , H01L21/84
CPC classification number: H01L51/002 , H01L21/225 , H01L21/2253 , H01L21/76251 , H01L29/1606 , H01L29/24 , H01L51/0558
Abstract: 2차원반도체의도핑방법이개시된다. 개시된 2차원반도체의도핑방법은기판상에반도체층을형성하는단계와, 상기반도체층에이온을주입하는단계와, 상기반도체층상에 2차원반도체또는유기물반도체로이루어진도프층을형성하는단계와상기기판을열처리하여상기반도체층의상기이온을상기도프층으로확산시켜서상기도프층을도핑하는단계를포함한다.
Abstract translation: 公开了掺杂二维半导体的方法。 掺杂二维半导体的方法包括在衬底上形成半导体层的步骤，将离子注入到半导体层中的步骤，在半导体层上形成由二维半导体或有机半导体制成的掺杂层的步骤，以及 通过加热衬底并将半导体层的离子扩散到掺杂层中，在掺杂层上进行掺杂过程的步骤。
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公开(公告)号：KR101064682B1
公开(公告)日：2011-09-15
申请号：KR1020090078614
申请日：2009-08-25
Applicant: 주식회사 피플웍스 , 성균관대학교산학협력단
Abstract: 본 발명은 비선형 증폭기에서 발생되는 왜곡신호와 크기는 같고, 위상은 반대가 되는 신호를 발생시켜 비선형 증폭기의 선형성을 개선시키는 병렬전치왜곡 선형화기, 병렬전치왜곡 선형화기의 출력단과 신호의 입력단 사이에 연결된 제1 저항, 제1 저항의 일단에 연결되며 병렬전치왜곡 출력단과 접지 사이에 설치된 제2 저항, 신호의 입력단과 제1저항의 타단에 연결된 비선형 증폭기인 전력증폭기를 포함하여 이루어진 전치왜곡 선형화 장치에 관한 것으로, 가변 또는 고정 감쇄기를 간단한 회로 구성으로 대신하여 전치왜곡 신호를 간편하게 최적화할 수 있어 집적도를 높여야 하는 비선형 증폭기에 적합한 효과가 있다.
전치, 왜곡, 선형화기, 감쇄기, 병렬-
公开(公告)号：KR101064681B1
公开(公告)日：2011-09-15
申请号：KR1020090078613
申请日：2009-08-25
Applicant: 주식회사 피플웍스 , 성균관대학교산학협력단
Abstract: 본 발명은 비선형 증폭기에서 발생되는 왜곡신호와 크기는 같고, 위상은 반대가 되는 신호를 발생시켜 비선형 증폭기의 선형성을 개선시키는 직렬전치왜곡 선형화기, 직렬전치왜곡 선형화기의 입력단과 출력단 사이에 연결된 제1 저항, 직렬전치왜곡 선형화기의 입력단과 신호의 입력단 및 접지 사이에 설치된 제2 저항, 직렬전치왜곡 선형화기의 출력단과 접지 사이에 설치된 제3 저항, 직렬전치왜곡 선형화기의 출력단에 연결된 비선형 증폭기인 전력증폭기를 포함하여 이루어진 전치왜곡 선형화 장치에 관한 것으로, 가변 또는 고정 감쇄기를 간단한 회로 구성으로 대신하여 전치왜곡 신호를 간편하게 최적화할 수 있어 집적도를 높여야 하는 비선형 증폭기에 적합한 효과가 있다.
전치, 왜곡, 선형화기, 감쇄기, 직렬Abstract translation: 本发明连接在相同的失真信号和由非线性放大器产生的尺寸之间，相位系列预失真线性化电路，该系列预失真器的输入和所述线性均衡器的输出，产生一个信号，表明是相反的，以提高所述非线性放大器的线性度 第一电阻器，串联的预失真线性化器输入端与所述输入端子和所述信号的第二电阻器，输出端和接地用第三电阻器之间设置的串联预权利要求失真线性化电路的接地端之间提供，串行非线性放大器预先连接到所述失真线性化器输出 涉及线性化功率放大器预失真的设备，包括，存在适合于非线性放大器，以增加集成度，能够代替可变的或固定的衰减器方便地优化预失真信号与简单的电路结构的效果。
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公开(公告)号：KR1020110021046A
公开(公告)日：2011-03-04
申请号：KR1020090078615
申请日：2009-08-25
Applicant: 주식회사 피플웍스 , 성균관대학교산학협력단
CPC classification number: H03F1/3247 , H03F1/3252 , H03F2201/3233
Abstract: PURPOSE: A predistortion linearizer is provided to improve optimum linearity within a desired frequency region by selecting a predistortion linearizer which is operated in optimum within a frequency range. CONSTITUTION: A plurality of parallel predistortion linearization systems(201,202,203) are optimized under different operation information. A switch(210) selects a specific parallel predistortion linearization system which is optimized under input operation properties through a controller(220). A power amplifier(230) amplifies the output signal of the selected parallel predistortion linearization system.
Abstract translation: 目的：提供一种预失真线性化电路，通过选择在频率范围内最佳操作的预失真线性化电路来提高所需频率范围内的最佳线性度。 构成：在不同的操作信息下优化了多个并行预失真线性化系统（201,202,203）。 开关（210）选择通过控制器（220）在输入操作属性下优化的特定并行预失真线性化系统。 功率放大器（230）放大所选择的并联预失真线性化系统的输出信号。
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