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公开(公告)号：CN118352353A
公开(公告)日：2024-07-16
申请号：CN202410030296.5
申请日：2024-01-08
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/092 , G06F30/327 , G06F30/392 , G06F30/394
Abstract: 一种集成电路包括：第一区域，所述第一区域具有布置在沿第一方向延伸的第一行中的多个第一单元和在与所述第一方向交叉的第二方向上延伸的多个第一栅电极；第二区域，所述第二区域具有布置在沿所述第一方向延伸的第二行中的多个第二单元和在所述第二方向上延伸的多个第二栅电极；以及第三区域，所述第三区域位于所述第一区域与所述第二区域之间并且具有在所述第二方向上延伸的多个第三栅电极。每个所述第二行的第二高度大于每个所述第一行的第一高度。所述第一栅电极的节距、所述第二栅电极的节距和所述第三栅电极的节距是相同的。
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公开(公告)号：CN107623509B
公开(公告)日：2023-06-20
申请号：CN201710574018.6
申请日：2017-07-14
Applicant: 三星电子株式会社
Abstract: 一种触发器包括输入接口、第一锁存器、第三反相器和第二锁存器。第三反相器和第五反相器包括：形成在第一类型的鳍上的被电力供应电压供应的第一电力触点和第二电力触点之间的第一类型的第一晶体管，以及形成在第二类型的鳍上的被接地电压供应的第一接地触点和第二接地触点之间的第二类型的第二晶体管。
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公开(公告)号：CN105515556B
公开(公告)日：2020-06-26
申请号：CN201510665041.7
申请日：2015-10-14
Applicant: 三星电子株式会社
IPC: H03K17/28
Abstract: 提供了双向延迟电路及包括该双向延迟电路的集成电路。所述双向延迟电路包括输入驱动电路和延迟开关电路。输入驱动电路连接在输入节点与中间节点之间，输入驱动电路放大通过输入节点接收到的输入信号以产生通过中间节点的中间信号。延迟开关电路连接在中间节点与延迟节点之间，延迟开关电路响应于栅极信号来使中间信号的上升沿和下降沿延迟以产生通过延迟节点的延迟信号。栅极信号可以响应于输入信号而转变。使用响应于输入信号而转变的栅极信号，输入信号的上升沿和下降沿均被延迟，从而用较小的电路面积来实现较大的延迟量。
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公开(公告)号：CN105701268A
公开(公告)日：2016-06-22
申请号：CN201510638791.5
申请日：2015-09-30
Applicant: 三星电子株式会社
IPC: G06F17/50
Abstract: 公开了一种集成电路和一种设计集成电路的布局的方法。所述设计集成电路的布局的方法包括：在所述布局中放置第一单元；在所述布局中在第一边界处与第一单元相邻地放置第二单元，第一边界介于第一单元与第二单元之间；生成可由处理器运行的多个命令以形成基于布局的半导体设备。第一单元包括第一图案和第二图案。第一图案和第二图案与第一边界相邻，第一图案和第二图案具有不同的颜色，第一图案和第一边界之间的第一边界空间不同于第二图案与第一边界之间的第二边界空间。
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公开(公告)号：CN118231370A
公开(公告)日：2024-06-21
申请号：CN202311668148.8
申请日：2023-12-06
Applicant: 三星电子株式会社
IPC: H01L23/498 , H01L23/60 , H01L23/538 , H01L25/18 , H01L25/16 , H10B80/00
Abstract: 提供了一种半导体装置。所述半导体装置可以包括：基底，包括禁用区域(KOZ)和布局整理单元区域；贯穿硅过孔(TSV)，穿透基底并被KOZ围绕；ESD二极管，位于基底的上表面上；驱动器电路；栅极结构；以及金属布线，将TSV、ESD二极管和驱动器电路电连接。布局整理单元区域可以围绕KOZ和ESD二极管。驱动器电路可以与布局整理单元区域相邻并位于布局整理单元区域外部。基底可以包括有源区域，有源区域从位于布局整理单元区域内部的端部延伸。栅极结构可以与有源区域交叉以形成半导体组件。驱动器电路可以包括半导体组件中的至少一些半导体组件。
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Patent Agency Ranking
公开(公告)号：CN106055725B
公开(公告)日：2021-08-27
申请号：CN201610203484.9
申请日：2016-04-01
Applicant: 三星电子株式会社
IPC: G06F30/392
Abstract: 公开了一种制造半导体装置的方法，所述制造半导体装置的方法包括：提供用于形成相邻的第一逻辑单元和第二逻辑单元以及相邻的虚设单元和第三逻辑单元的前导电线和后导电线。来自第一逻辑单元的导电线之中的与第二逻辑单元相邻的第一导电线与来自第二逻辑单元的导电线之中的与第一逻辑单元相邻的第二导电线分隔开第一参考距离。来自虚设单元的导电线之中的与第三逻辑单元相邻的虚设线与来自第三逻辑单元的导电线之中的与虚设单元相邻的第三导电线分隔开第二参考距离。第二参考距离大于第一参考距离。
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公开(公告)号：CN110504265A
公开(公告)日：2019-11-26
申请号：CN201910202048.3
申请日：2019-03-15
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/78
Abstract: 一种半导体器件，包括：顺序设置在衬底上的第一单元至第四单元；第一扩散中断结构至第三扩散中断结构；配置为从衬底突出的第一鳍结构，第一鳍结构包括由第一扩散中断结构至第三扩散中断结构彼此分开的第一鳍至第四鳍；第二鳍结构，配置为从衬底突出，与第一鳍结构间隔开，第二鳍结构包括由第一扩散中断结构至第三扩散中断结构彼此分开的第五鳍至第八鳍；第一栅电极至第四栅电极，分别设置在第一单元至第四单元中，并且第一单元、第二单元和第四单元中的每一个中的鳍的数量是两个。
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公开(公告)号：CN108695314A
公开(公告)日：2018-10-23
申请号：CN201810305468.X
申请日：2018-04-08
Applicant: 三星电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/11807 , H01L27/0207 , H01L2027/11861 , H01L2027/11864 , H01L2027/11875 , H01L2027/11881 , H01L2027/11885 , H01L27/0203
Abstract: 本公开提供了集成电路及其制造方法以及集成电路的导电层。一种集成电路包括：在第一导电层中的第一导电图案；第二导电图案，在第一导电层之上的第二导电层中；以及通路，与第一导电图案和第二导电图案电连接以允许从第一导电图案流动到第二导电图案的第一电流和从第二导电图案流动到第一导电图案的第二电流在不同的时间经过。通路布置在第一导电图案上使得在第一导电图案中第一电流的路径不与第二电流的路径重叠。
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公开(公告)号：CN105448910A
公开(公告)日：2016-03-30
申请号：CN201510595156.3
申请日：2015-09-17
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/423 , H01L23/52
Abstract: 根据示例实施例，提供了半导体装置。所述半导体装置包括：基底，包括PMOSFET区和NMOSFET区；第一栅电极和第二栅电极，位于PMOSFET区上；第三栅电极和第四栅电极，位于NMOSFET区上；第一接触件和第二接触件，分别连接到第一栅电极和第四栅电极。第一栅极切口电极至第四栅极切口电极限定穿过第一栅电极与第三栅电极之间和第二栅电极与第四栅电极之间的栅极切口区。当从平面图观看时，第一接触件和第二接触件中的每个接触件的一部分与栅极切口区叠置。
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公开(公告)号：CN112466870B
公开(公告)日：2025-02-07
申请号：CN202010644974.9
申请日：2020-07-07
Applicant: 三星电子株式会社
IPC: H10D89/10 , H10B80/00 , H03K19/0944 , H03K19/0948 , H03K19/096
Abstract: 一种半导体器件包括触发器单元。该触发器单元形成在半导体衬底上，包括触发器电路，并且包括扫描多路复用器电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路。扫描多路复用器电路、主锁存器电路、从锁存器电路、时钟驱动器电路和输出电路中的每个包括基于输入一起输出该电路的结果信号的多个有源器件，是触发器电路的子电路，并且当从平面图观看时占据触发器电路的连续边界区域。当从平面图观看时，所述子电路中的至少第一子电路和第二子电路在第一重叠区域中重叠，第一重叠区域包括用于第一子电路的第一连续边界区域的部分和用于第二子电路的第二连续边界区域的部分。
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