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Patent Agency Ranking
公开(公告)号：CN110675908A
公开(公告)日：2020-01-10
申请号：CN201910138364.9
申请日：2019-02-25
Applicant: 东芝存储器株式会社
Abstract: 实施方式提供一种可提升写入性能的半导体存储装置。实施方式的半导体存储装置包含包括多个存储单元的存储单元阵列20、与多个存储单元分别连接的多个位线、与多个存储单元共通连接的字线、及对字线施加编程脉冲从而在多个存储单元中将数据进行编程的控制电路24。控制电路24是使用1次编程脉冲，将第1状态的第1存储单元与较所述第1状态更高的第2状态的第2存储单元进行编程。
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公开(公告)号：CN105518798B
公开(公告)日：2019-10-01
申请号：CN201480049489.X
申请日：2014-08-22
Applicant: 东芝存储器株式会社
Abstract: 以低电压而不使可靠性下降地进行数据读取。感测放大器具备：存储器串，其包括存储器单元；位线，其与存储器串的一端电连接；和感测放大器，其与位线电连接而进行感测。感测放大器具有：第一晶体管，其一端连接于位线的电流路径上的第一节点，且另一端与第二节点电连接；第二晶体管，其电连接于第二节点与感测节点之间；和第三晶体管，其栅连接于第一节点，且其电连接于第二节点与能调整电压的第三节点之间。
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公开(公告)号：CN111668229A
公开(公告)日：2020-09-15
申请号：CN201910604774.8
申请日：2019-07-05
Applicant: 东芝存储器株式会社
IPC: H01L27/1157 , G11C16/06
Abstract: 实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置(1)包括：存储单元(MT_n)及存储单元(MT_m)，连接于字线(WL_sel)；第1位线(BL)，连接于存储单元(MT_n)；第2位线(BL)，连接于存储单元(MT_m)；以及控制电路；所述控制电路包括：第1晶体管(Tr5)，设置于第1位线(BL)与节点(SEN_n)之间，包括电连接于节点(SEN_n)的一端；第2晶体管(Tr5)，设置于第2位线(BL)与节点(SEN_m)之间，包括电连接于节点(SEN_m)的一端；第2晶体管(Tr5)以与第1晶体管(Tr5)相邻的方式设置；所述控制电路构成为：一面将第1晶体管(Tr5)与第2晶体管(Tr5)的其中一个设为断开状态，一面将另一个设为接通状态。
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公开(公告)号：CN111326196A
公开(公告)日：2020-06-23
申请号：CN201910580325.4
申请日：2019-06-28
Applicant: 东芝存储器株式会社
Abstract: 本发明的实施方式提供一种能够实现高速动作的半导体存储装置。实施方式的半导体存储装置(1)具备存储单元、连接在所述存储单元的字线、连接在所述存储单元的源极线及控制电路，所述控制电路构成为，对所述字线施加第1电压，在施加所述第1电压后，施加大于所述第1电压的第2电压，在施加所述第2电压后，施加大于所述第1电压且小于所述第2电压的第3电压，且对应于所述字线被施加所述第2电压的时刻而对所述源极线施加第4电压，在施加所述第4电压后，施加小于所述第4电压的第5电压。
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公开(公告)号：CN109509501A
公开(公告)日：2019-03-22
申请号：CN201810093840.5
申请日：2018-01-30
Applicant: 东芝存储器株式会社
Abstract: 实施方式提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置包含：第1及第2存储单元，连接于第1字线；第1及第2读出放大器，分别包含第1及第2晶体管；以及第1及第2位线，分别将第1存储单元及第1晶体管间与第2存储单元及第2晶体管间连接。在读出动作中，在第1及第2读出放大器对数据进行判定时，对第1及第2晶体管的栅极施加第1电压。对于字线，在施加读出电压之前，施加高于读出电压的第2电压。在对字线施加第2电压的期间内，对第1晶体管的栅极施加高于第1电压的第3电压，施加到第2晶体管的栅极的电压低于第3电压。
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