公开(公告)号：CN107634063B

公开(公告)日：2021-04-30

申请号：CN201710573204.8

申请日：2017-07-14

Applicant: 东芝存储器株式会社

Inventor： 木下繁

IPC: H01L27/11517 ,  H01L27/11563

Abstract: 本发明的实施方式提供能够提高存储密度的半导体存储装置及其制造方法。实施方式的半导体存储装置包括层叠体、多个第1存储器部和多个第2存储器部。层叠体包括在第1方向上排列、在与第1方向交叉的第2方向上延伸的多个导电层。层叠体包括第1区域、和在第2方向上与第1区域排列的第2区域。多个导电层在第1区域中在第1方向上延伸，沿着第2方向以第1间距排列。多个第2存储器部在第2区域中在第1方向上延伸，沿着第2方向以第1间距排列。多个第1存储器部中的1个第1存储器部的第2方向上的第1中心与多个第2存储器部中的1个第2存储器部的第2方向上的第2中心之间的沿着第2方向的距离比第1间距长，比第1间距的2倍短。

公开(公告)号：CN107833591A

公开(公告)日：2018-03-23

申请号：CN201710733512.2

申请日：2017-08-24

Applicant: 东芝存储器株式会社

Inventor： 梅泽裕介 ,  木下繁

IPC: G11C16/08 ,  G11C7/10 ,  G11C8/16

CPC classification number: G11C16/34 ,  G11C5/147 ,  G11C8/08 ,  G11C16/045 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/105 ,  G11C16/26 ,  G11C16/30 ,  G11C29/12005 ,  G11C2029/1204 ,  H01L27/1157 ,  H01L27/11582 ,  G11C7/1075 ,  G11C8/16

Abstract: 本发明提供一种半导体装置，能够抑制因存储单元的位置而导致的写入时的阈值电压的偏差。实施方式的半导体装置包括第一存储单元、第二存储单元、第一字线、第一位线、第二位线、源极线以及行控制电路。第一存储单元的第一栅极以及第二存储单元的第二栅极与第一字线连接。第一位线与第一存储单元电连接。第二位线与第二存储单元连接。行控制电路向第一字线输出第一编程电压。在使第一存储单元以及第二存储单元各自的阈值电压偏移时，使第一栅极和第一存储单元的沟道之间的第一电压、与第二栅极和第二存储单元的沟道之间的第二电压不同。

公开(公告)号：CN109478552A

公开(公告)日：2019-03-15

申请号：CN201680071972.7

申请日：2016-12-09

Applicant: 东芝存储器株式会社

Inventor： 泽部亮介 ,  木下繁 ,  山田健太 ,  石垣宽和

IPC: H01L27/115 ,  H01L21/336 ,  H01L29/788 ,  H01L29/792

Abstract: 本发明的实施方式的半导体装置包含衬底、积层体、及柱状部。积层体设置在衬底上，且具有多个第1导电层及多个第1绝缘层。第1导电层与第1绝缘层沿着第1方向交替地设置。柱状部在积层体中沿着第1方向延伸，且包含阻挡层、电荷积蓄层、隧穿层、及半导体层。在与第1方向交叉的第2方向，阻挡层设置在多个第1导电层上及多个第1绝缘层上。电荷积蓄层设置在阻挡层上，隧穿层设置在电荷积蓄层上，半导体层设置在隧穿层上。柱状部包含第1部分、及相对于第1部分设置在衬底侧的第2部分。第2部分在第2方向的尺寸小于第1部分在第2方向的尺寸。阻挡层设置在第2部分的部分厚于阻挡层设置在第1部分的部分。

公开(公告)号：CN108630702A

公开(公告)日：2018-10-09

申请号：CN201711039381.4

申请日：2017-10-30

Applicant: 东芝存储器株式会社

Inventor： 木下繁

IPC: H01L27/1157

CPC classification number: H01L27/11582 ,  H01L21/28556 ,  H01L21/28568 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L29/401 ,  H01L29/40117 ,  H01L29/4966

Abstract: 实施方式提供可靠性较高的半导体存储装置及其制造方法。实施方式的半导体存储装置具备：层叠体，沿第一方向交替地层叠有电极膜以及绝缘膜；半导体部件，在上述第一方向上延伸；以及电荷蓄积部件，设于上述半导体部件与上述电极膜之间。上述电极膜具有：第一导电层，设于上述绝缘膜的上表面上以及上述绝缘膜的下表面上；以及第二导电层，在上述电极膜的第一部分，设于上述第一导电层间，该第二导电层由与上述第一导电层不同的材料形成。上述第一部分中的上述第一导电层的厚度，比上述第一部分与上述半导体部件之间配置的上述电极膜的第二部分中的上述第一导电层的厚度薄。

公开(公告)号：CN107634063A

公开(公告)日：2018-01-26

申请号：CN201710573204.8

申请日：2017-07-14

Applicant: 东芝存储器株式会社

Inventor： 木下繁

IPC: H01L27/11517 ,  H01L27/11563

CPC classification number: H01L27/11565 ,  H01L27/11517 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582

Abstract: 本发明的实施方式提供能够提高存储密度的半导体存储装置及其制造方法。实施方式的半导体存储装置包括层叠体、多个第1存储器部和多个第2存储器部。层叠体包括在第1方向上排列、在与第1方向交叉的第2方向上延伸的多个导电层。层叠体包括第1区域、和在第2方向上与第1区域排列的第2区域。多个导电层在第1区域中在第1方向上延伸，沿着第2方向以第1间距排列。多个第2存储器部在第2区域中在第1方向上延伸，沿着第2方向以第1间距排列。多个第1存储器部中的1个第1存储器部的第2方向上的第1中心与多个第2存储器部中的1个第2存储器部的第2方向上的第2中心之间的沿着第2方向的距离比第1间距长，比第1间距的2倍短。

公开(公告)号：CN107833591B

公开(公告)日：2022-01-04

申请号：CN201710733512.2

申请日：2017-08-24

Applicant: 东芝存储器株式会社

Inventor： 梅泽裕介 ,  木下繁

IPC: G11C16/08 ,  G11C7/10 ,  G11C8/16

Abstract: 本发明提供一种半导体装置，能够抑制因存储单元的位置而导致的写入时的阈值电压的偏差。实施方式的半导体装置包括第一存储单元、第二存储单元、第一字线、第一位线、第二位线、源极线以及行控制电路。第一存储单元的第一栅极以及第二存储单元的第二栅极与第一字线连接。第一位线与第一存储单元电连接。第二位线与第二存储单元连接。行控制电路向第一字线输出第一编程电压。在使第一存储单元以及第二存储单元各自的阈值电压偏移时，使第一栅极和第一存储单元的沟道之间的第一电压、与第二栅极和第二存储单元的沟道之间的第二电压不同。

公开(公告)号：CN104425028B

公开(公告)日：2018-01-26

申请号：CN201410415256.9

申请日：2014-08-21

Applicant: 东芝存储器株式会社

Inventor： 梅泽裕介 ,  木下繁

IPC: G11C16/10

CPC classification number: G11C16/10 ,  G11C11/5628 ,  G11C16/30 ,  G11C16/3418 ,  G11C16/3436

Abstract: 根据一实施方式，非易失性半导体存储装置具备：多个存储单元组合，分别具有串联连接的多个存储单元；多个位线，分别连接在对应的上述存储单元组合上；多个字线，各个字线共用地连接在上述多个存储单元组合的对应的上述存储单元的控制栅极上；以及控制器，进行向上述多个存储单元的数据的写入动作的控制。并且，上述控制器执行：第1步骤，对连接在第4n－3个上述位线上的进行写入的上述存储单元、和连接在第4n－2个上述位线上的进行上述写入的存储单元，写入上述数据；第2步骤，对连接在第4n－1个上述位线上的进行上述写入的存储单元、和连接在第4n个上述位线上的进行上述写入的存储单元，写入上述数据，其中n是自然数。